Cmos晶體管的線性化方法
【專利摘要】采樣模擬輸入信號(hào)的電路可包括置于基板上的晶體管和耦合到晶體管的源極和漏極的采樣電容。晶體管可置于耦合到地面的基板上。晶體管的源極和漏極可置于晶體管的背柵極。模擬輸入可提供到晶體管的源極和漏極之一，以及背柵極可接收局域低于地面的值的背柵極電壓。
【專利說(shuō)明】CMOS晶體管的線性化方法
[0001]概述
[0002]本申請(qǐng)的主題涉及金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)采樣開(kāi)關(guān)，特別是減少在PMOS或NMOS晶體管的寄生電容的MOSFET采樣開(kāi)關(guān)。
[0003]MOSFET被廣泛應(yīng)用于許多類型的數(shù)字和模擬電路。廣泛用于工業(yè)中的兩種類型的 MOSFET 是 NM0SFET (η 型 MOSFET、NMOS 或 NFET)和 PM0SFET (ρ 型 MOSFET、PMOS 或 PFET)。PMOS和NMOS晶體管可以包括在互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)中，它通常使用兩個(gè)互補(bǔ)和對(duì)稱的一對(duì)PMOS和NMOS晶體管。由于電路的特性可以通過(guò)改變晶體管的部件尺寸進(jìn)行控制以及因?yàn)榫w管提供接近理想的開(kāi)關(guān)特性，CMOS設(shè)備用在許多類型的模擬電路中。
[0004]PMOS和NMOS晶體管已用于集成數(shù)字和模擬功能的電路中。例如，PMOS和NMOS晶體管已用于開(kāi)關(guān)電容電路中以執(zhí)行時(shí)間變化電壓的電壓采樣。隨時(shí)間變化的電壓的電壓采樣可以通過(guò)由PMOS和NMOS晶體管中的至少一個(gè)耦合的開(kāi)關(guān)實(shí)現(xiàn)，以采樣電容器。該輸入信號(hào)可以通過(guò)“接通”和“關(guān)閉”開(kāi)關(guān)而耦合到電容存儲(chǔ)元件。這些開(kāi)關(guān)可以通過(guò)控制施加到PMOS或NMOS晶體管的柵電極的電壓而“打開(kāi)”和“關(guān)閉”。開(kāi)關(guān)電容器電路可于增益級(jí)、t匕較器、濾波器、數(shù)字-模擬轉(zhuǎn)換器(DAC)、模擬-數(shù)字轉(zhuǎn)換器(ADC)、采樣和保持放大器(SHA)以及許多其它應(yīng)用中。
[0005]產(chǎn)生更小的MOSFET設(shè)備的制造技術(shù)的改進(jìn)已允許MOSFET用于需要更高處理速度、降低功耗并降低空間消耗的應(yīng)用中。例如，因?yàn)楦〉臇艠O驅(qū)動(dòng)電壓可用來(lái)控制M0SFET，減小MOSFET的尺寸通常會(huì)降低電源電壓。然而，減小MOSFET的大小并沒(méi)有消除所有的設(shè)計(jì)挑戰(zhàn)，并且可以引入新的挑戰(zhàn)。例如，雖然在晶體管的源極和漏極之間“打開(kāi)”MOSFET傳輸極的電阻可減少由于減少的處理形狀，“打開(kāi)”電阻可仍然影響晶體管的操作。此外，當(dāng)電壓被施加到柵極以“打開(kāi)” MOSFET，MOSFET的“打開(kāi)”電阻是由MOSFET耦合的信號(hào)電壓的非線性函數(shù)。
[0006]此外，MOSFET設(shè)備具有可以形成在MOSFET設(shè)備的不同區(qū)域之間邊界的寄生電容。例如，寄生電容可以在柵極和背柵之間、源極和柵極之間、源極和背柵之間、漏極和柵極之間、漏極和背柵之間形成。特別地，當(dāng)MOSFET設(shè)備處于“打開(kāi)”狀態(tài)時(shí)，通過(guò)MOSFET設(shè)備耦合的信號(hào)電壓將看到MOSFET設(shè)備的漏極和其上MOSFET被制造的襯底(背柵)之間以及MOSFET設(shè)備的源極和襯底(背柵)之間的不希望的反向耗盡電容。這些寄生電容可引入頻率依賴和電壓依賴的損壞，并引入信號(hào)傳遞經(jīng)過(guò)晶體管，其可導(dǎo)致使用它們的電路中的錯(cuò)誤信號(hào)。
[0007]因此，本發(fā)明人已經(jīng)確定本領(lǐng)域中需要最小化寄生電容對(duì)電路性能的影響。特別是，本發(fā)明人已經(jīng)確定由于漏極和襯底之間以及源極和襯底之間的結(jié)電容，本領(lǐng)域需要最小化寄生電容的影響。

【專利附圖】

【附圖說(shuō)明】
[0008]所以，可以理解本發(fā)明的特征，多個(gè)附圖的說(shuō)明如下。但應(yīng)當(dāng)指出，在所附附圖中僅示出了本發(fā)明的特定實(shí)施方式，因此不應(yīng)被視為其范圍的限制，因?yàn)楸景l(fā)明可包括其他等效實(shí)施例。
[0009]I示出了具有NMOS晶體管的電路結(jié)構(gòu)的剖視圖，包含在深η阱上方形成的P阱的漏極和源極。
[0010]圖2是根據(jù)本發(fā)明的實(shí)施例，示出NMOS晶體管的電路示意圖。
[0011]圖3是根據(jù)本發(fā)明的實(shí)施例，包括耦合輸入信號(hào)的晶體管的電路的框圖。
[0012]圖4是根據(jù)本發(fā)明的實(shí)施例，應(yīng)用于電路的流水線模-數(shù)轉(zhuǎn)換器(ADC)的示例性電路的不意圖。
[0013]圖5是根據(jù)本發(fā)明示例性實(shí)施例，應(yīng)用于電路的流水線式ADC的單級(jí)的示例性電路的不意圖。
[0014]圖6是根據(jù)本發(fā)明示例性實(shí)施例，應(yīng)用于電路的乘法ADC(MDAC)的示例性電路的示意圖。
[0015]圖7是根據(jù)本發(fā)明示例性實(shí)施例，應(yīng)用于電路的示例性子ADC的框圖。
[0016]圖8是根據(jù)本發(fā)明示例性實(shí)施例，應(yīng)用于電路的示例性子ADC的示例性電路的示意圖。

【具體實(shí)施方式】
[0017]本發(fā)明實(shí)施例包括具有端子用于柵極電壓、源極電壓、漏極電壓和背柵電壓的晶體管開(kāi)關(guān)?？刂齐妷嚎杀皇┘拥綎艠O端子，以打開(kāi)和關(guān)閉晶體管。當(dāng)晶體管接通時(shí)，輸入信號(hào)可被施加到將要導(dǎo)通到漏極端子的源極端子；理想情況下，輸入信號(hào)是未經(jīng)修飾或破壞的情況下導(dǎo)通到漏極端子。背柵極電壓可以被捆綁到超過(guò)施加到源極的輸入信號(hào)的極限電壓的基準(zhǔn)電位，其可最小化存在于晶體管設(shè)備中的固有電容。對(duì)于NMOS晶體管，當(dāng)輸入信號(hào)的低電壓極限將是地面時(shí)，背柵基準(zhǔn)電位可以是低于地面的電壓。對(duì)于PMOS晶體管，當(dāng)輸入信號(hào)的高電壓極限是VDD時(shí)，背柵基準(zhǔn)電位可以是高于VDD的電壓。在這種方式中，所述晶體管設(shè)備的寄生電容可以減小，其可導(dǎo)致輸入信號(hào)當(dāng)穿過(guò)設(shè)備的低破壞，。
[0018]在其他實(shí)施例中，自舉電路可以包括在晶體管的源極端子和柵極之間，以最小化晶體管中非線性“打開(kāi)”電阻的效果。施加背柵電壓到背柵以及耦合自舉電路到晶體管的組合可以減少包括晶體管電路的RC設(shè)置時(shí)間的變化。由于輸入信號(hào)的高頻以及“導(dǎo)通”電阻的非線性特性以及固有電容的輸入信號(hào)的失真可通過(guò)將電壓施加到晶體管的背柵并在晶體管的源極端子和柵極之間耦合自舉電路而減小。
[0019]圖1示出了根據(jù)本發(fā)明實(shí)施例的NMOS晶體管NI。在NMOS晶體管NI可以包括源極S、漏極D和柵極G。源極S和漏極D各自可以包括設(shè)置在P型材料的阱120中的N型材料制成的區(qū)域。柵極G可以形成在連接源極S和漏極D的阱120—個(gè)部分中。阱120可以在另一個(gè)阱122的N型材料(所謂的“深阱”)形成，其依次可在P型材料制成的基板124內(nèi)形成的。端子112和114可被包括以分別提供連接到深阱122和基板124。
[0020]圖1還示出了一對(duì)虛擬電容器CSB和⑶B。虛擬電容器CSB和⑶B表示在阱120的每個(gè)源極和漏極區(qū)之間形成的寄生電容。寄生電容CSB可出現(xiàn)在源極區(qū)域S和阱120之間。寄生電容⑶B也可出現(xiàn)在漏極區(qū)D和阱120之間。這些寄生電容CSB和⑶B是晶體管設(shè)備的固有特性。寄生電容可來(lái)自結(jié)電容、電荷存儲(chǔ)電容、擴(kuò)散電容和/或設(shè)備內(nèi)的反向耗盡電容。
[0021]在本發(fā)明的實(shí)施例中，晶體管NI可包括用于施加偏壓到阱120的背柵端子110。偏置電壓VBG可以被設(shè)置為低于地面的值(例如，VBG〈VSS)。通過(guò)偏置背柵終端110以及延伸阱120，在負(fù)電壓時(shí)，晶體管結(jié)構(gòu)中的寄生電容CSB和CDB減少。穿過(guò)所述晶體管結(jié)構(gòu)從源極到漏極端子的高頻信號(hào)可表現(xiàn)出較低的破壞影響。
[0022]如所討論的，圖1示出對(duì)于NMOS晶體管NI的結(jié)構(gòu)。本發(fā)明的原理也可以應(yīng)用于PMOS晶體管(未示出)。在這種應(yīng)用中，示于圖1的材料將得到扭轉(zhuǎn)。即，源極S、漏極D和深阱122每個(gè)將由P型材料(未示出)制成，而不是如圖1所示的N型材料。此外，阱120和基底124每個(gè)將由N型材料(未示出)制成，而不是如圖1所示的P型材料。
[0023]在PMOS晶體管(未示出)中，超過(guò)在集成電路中使用的較高參考電勢(shì)的背柵電壓(例如，VBG>VDD)可以被施加。在這種方式中，在源極區(qū)域和N阱區(qū)域之間和漏極區(qū)域和N阱區(qū)之間形成的寄生電容CSB和⑶B將減少。
[0024]圖2是根據(jù)本發(fā)明的實(shí)施例，示出NMOS晶體管NI的電路示意圖200。NMOS晶體管NI可具有代表柵極G、源極S端、漏極D、背柵B (用于阱120，在圖1中示出)，和深阱DW。輸入電壓VIN可應(yīng)用于表示源極S的端子，以及輸出電壓VOUT可應(yīng)用于表示漏極D的端子。NMOS晶體管NI的柵極G可接收電壓以控制“打開(kāi)”和“關(guān)閉”晶體管的狀態(tài)。
[0025]在圖2所示的電路200可以包括在NMOS晶體管NI的源極S和背柵極B之間耦合的寄生電容器CSB，以及寄生電容⑶B耦合在NMOS晶體管NI的漏極D和背柵極B之間。如圖2所示，寄生電容器CSB和CDB被示出為具有可變電容以表示這些部件的非線性性質(zhì)。如上所討論的，電容CSB和⑶B中的非線性性質(zhì)可通過(guò)改變VIN的振幅或頻率(由NMOS晶體管NI耦合的輸入信號(hào))引起的。
[0026]較高電源電壓VDD可施加到深阱DW。較高電源電壓VDD可以是輸入信號(hào)的高電壓極限。雖然在圖2中未示出，基片124(在圖1中示出)可被連接到較低電源電壓VSS。較低電源電壓VSS可以是接地或低于地面的負(fù)電源電壓。
[0027]背柵極偏置電壓VBG可以施加到背柵。背柵偏置電壓VBG可以被設(shè)置為低于地面的值(例如，VBG〈VSS)。通過(guò)偏置背柵，晶體管結(jié)構(gòu)中的寄生電容CSB和⑶B可以減小。因此，減少寄生電容CSB和CDB的非線性性質(zhì)的影響。在PMOS晶體管(未示出)中，可超過(guò)在集成電路(例如，VBG>VDD)中使用較高的參考電位的偏置電壓VBG被施加。
[0028]示例性實(shí)施例的模擬結(jié)果表明，當(dāng)背柵極偏置電壓VBG被施加到低于地面的晶體管的背柵時(shí)，寄生電容器的電容可以減小。結(jié)果表明，相比于背柵耦合到地面(低級(jí)例如，VBG = VSS)，當(dāng)背柵極偏置電壓VBG被設(shè)置為低于地面的值(例如，VBG〈VSS)時(shí)，寄生電容CSB和CDB更大的減少。此外，模擬結(jié)果表明，當(dāng)背柵極偏置電壓VBG被設(shè)置為低于地面的值時(shí)，輸入信號(hào)的電壓對(duì)寄生電容的依賴減少。特別是，隨著輸入信號(hào)的值變化，寄生電容CSB和CDB的衍生物具有較小的斜率，相比較于當(dāng)零伏特被施加到背柵B時(shí)寄生電容CSB和⑶B的衍生物。
[0029]因此，耦合晶體管的背柵B至低于地面的電壓值可以降低由寄生電容CSB和⑶B所示的反偏置耗盡電容。施加低于地面的電壓到背柵B可以提高晶體管的閾值電壓。雖然晶體管的電阻可因?yàn)殚撝惦妷涸黾佣黾樱捎谕ㄟ^(guò)晶體管NI耦合的信號(hào)電壓的寄生電容的失真減少超出晶體管阻力略有增加的缺點(diǎn)。尤其是，因?yàn)橛捎诩纳娙莸氖д婵稍谳^高頻率是明顯的，降低寄生電容的優(yōu)點(diǎn)大于晶體管電阻在較高頻率的輕微增加。
[0030]當(dāng)晶體管的尺寸減小，因?yàn)閷㈦妷菏┘拥竭@些晶體管的背柵不顯著影響晶體管的閾值電壓，施加背柵偏置電壓VBG到低于地面的晶體管的背柵B的優(yōu)點(diǎn)可更加明顯。在細(xì)線CMOS技術(shù)(諸如，65納米及更多)，晶體管的體效應(yīng)是非常微弱的。因此，改變背柵偏置電壓VBG可對(duì)晶體管的閾值電壓的影響最小。然而，使用180納米CMOS技術(shù)的設(shè)計(jì)人員可以通過(guò)改變背柵偏置電壓VBG而改變閾值電壓。因此，將電壓施加到使用180納米的晶體管的背柵不僅改變寄生電容的影響，而且也改變晶體管的閾值電壓。
[0031]背柵偏壓VBG可以施加到背柵B在晶體管的操作期間以預(yù)定周期或可以在具有晶體管電路的操作過(guò)程中連續(xù)地施加。例如，所述預(yù)定時(shí)間段可以是該晶體管被控制打開(kāi)的時(shí)間。用于背柵極偏置電壓VBG的電壓源可以是作為包括晶體管的電路的一部分的電壓源或者可以是外部電壓源。
[0032]施加到背柵B的背柵偏置電壓VBG可以是最小化寄生電容CSB和⑶B的效果的預(yù)定電壓。例如，負(fù)IV的背柵極偏置電壓VBG可以被施加到背柵B，以減少寄生電容CSB和CDB的效果。
[0033]如圖1和2所示，晶體管NI可以包括虛擬的非線性電阻RSD。電阻RSD表示晶體管NI的“打開(kāi)”電阻的非線性性質(zhì)。例如當(dāng)電壓被施加到柵極以“打開(kāi)”晶體管時(shí)，電阻RSD可以是非線性的，晶體管的“打開(kāi)”電阻是晶體管耦合的信號(hào)電壓的非線性函數(shù)。因此，當(dāng)晶體管“打開(kāi)”時(shí)，電阻RSD的非線性性質(zhì)改變晶體管的工作特性。
[0034]電阻RSD的非線性性質(zhì)可通過(guò)自舉柵極驅(qū)動(dòng)電壓到輸入電壓VIN的升壓級(jí)進(jìn)行控制。圖2表示可包括的可選自舉電路210以最小化電阻RSD的非線性性質(zhì)的影響。這種電路的示例可以例如在美國(guó)專利號(hào)6118326中找到。在這些電路中，如果提供給晶體管的柵極以“打開(kāi)”晶體管的電源電壓超過(guò)輸入電壓VIN的電壓，則電源電壓可以被提供給晶體管的柵極，而不會(huì)超出晶體管的擊穿電壓。如果提供給晶體管的柵極以“打開(kāi)”晶體管的電源電壓低于輸入電壓VIN，則提供給晶體管的柵極以“打開(kāi)”晶體管的柵極驅(qū)動(dòng)電壓等于輸入電壓VIN的值加上固定電壓。固定電壓可以是偏壓或電源電壓。該柵極驅(qū)動(dòng)電壓提供在晶體管中的基本恒定的柵極到源極電壓VGS，其等于固定電壓，并且基本上獨(dú)立于輸入電壓VIN0恒定柵極至源極電壓VIN可導(dǎo)致基本恒定的“打開(kāi)”電阻。自舉電路可以使用升壓電容器，該電容器以一種模式被充電到電源電壓并堆疊在輸入電壓VIN上，以提供固定柵電壓以維持接近恒定的導(dǎo)通比的輸入范圍。
[0035]自舉電路可用來(lái)提供恒定的“打開(kāi)”電阻結(jié)合施加背柵偏置電壓VBG到背柵，以減小寄生電容CSB和⑶B。
[0036]圖3是包括耦合輸入信號(hào)VIN的晶體管310的電路300。該晶體管310可在晶體管310的源極S接收來(lái)自信號(hào)源320的輸入信號(hào)VIN，并耦合輸入信號(hào)VIN到晶體管310的漏極D。輸入信號(hào)VIN的耦合可以通過(guò)控制器330的控制信號(hào)進(jìn)行控制，該信號(hào)施加到晶體管的柵極G。背柵極偏置電壓VBG可施加到晶體管310的背柵BG。信號(hào)源320輸入信號(hào)VIN可在高電壓極限和低電壓限制之間變化。施加到背柵BG的背柵偏置電壓VBG可以是低于輸入信號(hào)VIN的低電壓極限的值,或高于輸入信號(hào)VIN的高電壓極限的值。在NMOS晶體管的情況下，背柵偏置電壓VBG可以是低于輸入信號(hào)VIN的低電壓極限的值。在PMOS晶體管的情況下，背柵電壓VBG可以是高于輸入信號(hào)VIN的高電壓極限的值。
[0037]圖4是根據(jù)本發(fā)明示例性實(shí)施例，應(yīng)用于電路的流水線模-數(shù)轉(zhuǎn)換器(ADC) 400的示例性電路的示意圖。流水線式ADC 400可包括一系列階段402a、402b和402c、SUB ADC404和校正邏輯406。
[0038]ADC 400可以在第一級(jí)402a接收模擬輸入信號(hào)Ain。流水線ADC 400還可以接收輸入信號(hào)AIN的補(bǔ)充。模擬輸入信號(hào)Ain可以在第一級(jí)402a被米樣并保持。第一級(jí)402a可處理信號(hào)，并輸出傳遞到下一個(gè)階段的輸出殘余電壓Vo，并且可以輸出低分辨率的數(shù)字代碼到校正邏輯402。每個(gè)階段402a、402b和402c可解決若干比特。在最后階段的輸出殘余電壓Vo可以被輸出到解析最后比特的SUB ADC 404。子ADC 404可以是閃速ADC。校正邏輯406可接收來(lái)自每個(gè)階段402a、402b和402c和SUB ADC404的數(shù)字代碼。校正邏輯406可以校正在階段402a、402b和402c出現(xiàn)的錯(cuò)誤。
[0039]圖5是根據(jù)本發(fā)明的示例性實(shí)施例，用于電路的流水線式ADC 400的單級(jí)500的示例性電路的示意圖。流水線ADC400的單級(jí)500可包括乘法ADC(MDAC) 502和子ADC504。發(fā)送到單個(gè)級(jí)500的輸入信號(hào)Ain可以被提供給MDAC 502和子ADC 504。子ADC 504可將輸入Ain轉(zhuǎn)換成低分辨率數(shù)字碼。子ADC 504的輸出可以被輸出到校正邏輯406 (示于圖4)，和MDAC 502。MDAC502可將子ADC504的輸出轉(zhuǎn)換成模擬信號(hào)，其從輸入信號(hào)Ain中減去以獲取殘差信號(hào)。MDAC 502的殘差信號(hào)可以被饋送到管道ADC 400的下一個(gè)階段。
[0040]圖5是根據(jù)本發(fā)明的示例性實(shí)施例，用于電路的MDAC 600的示例性電路的示意圖。MDAC 600中的電路可包括:分別耦合到采樣電容器606和608的采樣晶體管602和604，分別連接到源極和晶體管602和604的自舉電路610和612，分別耦合Vrefdc到電容器618和620的晶體管614和616，晶體管622，前置放大器624和反饋電容器626和628。采樣晶體管602和604的背柵極可以分別耦合到電壓源632和634。
[0041]MDAC 600可以采樣輸入信號(hào)Ain和產(chǎn)生被發(fā)送到下一級(jí)流水線ADC400的殘余電壓Vo。MDAC 600可以采樣輸入信號(hào)Ain并比較輸入信號(hào)Ain和經(jīng)由電容器618和620提供的基準(zhǔn)電壓Vrefdc。若米樣的輸入信號(hào)大于基準(zhǔn)電壓Vrefdc,則在由前置放大器624被放大之后，所采樣的輸入信號(hào)可以輸出作為殘余電壓Vo。然而若采樣的輸入信號(hào)高于Vrefdc,則參考電壓Vrefdc可以從采樣輸入信號(hào)減去，并在輸出作為殘留電壓Vo之前由前置放大器624放大。由MDAC產(chǎn)生的殘余物會(huì)被傳遞到流水線ADC400的下一個(gè)階段。
[0042]如圖6所示，MDAC600可包括開(kāi)關(guān)電容電路，包括采樣晶體管602和采樣電容器606或米樣晶體管604和米樣電容器608。米樣晶體管602和604可以分別被稱合到電壓源632和634的背柵，以降低漏極和背柵之間的寄生電容和源極和背柵之間的寄生電容。電壓源632和634可以被配置為提供低于地面的值到采樣晶體管632和634的背柵極。如上所述，自舉電路610和612可以在接收輸入信號(hào)的節(jié)點(diǎn)和采樣晶體管602和604的柵極之間進(jìn)行耦合，以分別最小化采樣晶體管602和604的“打開(kāi)”電阻的非線性性質(zhì)。
[0043]圖7是根據(jù)本發(fā)明的示例性實(shí)施性，可應(yīng)用的示例性子ADC 700的框圖。SUBADC700可包括接收輸入信號(hào)和邏輯704的并行ADC塊702。并行ADC塊702可以是快閃型ADC或其它類型的ADC。邏輯704的輸出可以被提供給數(shù)字到模擬轉(zhuǎn)換器(DAC) 706。
[0044]并行ADC塊702可接收輸入信號(hào)，并使用比較器708比較模擬輸入信號(hào)和一系列參考電壓。圖8是根據(jù)本發(fā)明的示例性實(shí)施性，可應(yīng)用于電路的子ADC 800的示例性電路的示意圖。圖8中的電路可以對(duì)應(yīng)于ADC塊702中的一個(gè)或多個(gè)電路，在一個(gè)或多個(gè)參考值米樣輸入信號(hào)。
[0045]SUB ADC 800的示例性電路可以包括采樣晶體管802和804，分別提供負(fù)電壓施加到采樣晶體管802和804的背柵的電壓源806和808，反饋電容器810和812，控制基準(zhǔn)電壓Vref的開(kāi)關(guān)814和816，晶體管818和比較器820。SUB ADC 800可包括分別耦合晶體管802和804的源極和柵極的自舉電路822和824。
[0046]如圖8所示，SUB ADC 800可包括耦合到所述采樣晶體管802和804的背柵極的電壓源806和808，以降低漏極和背柵之間的寄生電容和源極和背柵之間的寄生電容。電壓源806和808可以提供低于地面的值到采樣晶體管802和804的背柵極。
[0047]如上文所討論的，自舉電路822和824可任選地耦合在接收輸入信號(hào)的節(jié)點(diǎn)和采樣晶體管802和804的柵極之間。自舉電路822和824可被包括以分別最小化采樣晶體管802和804的“打開(kāi)”電阻的非線性性質(zhì)。
[0048]提供電壓到晶體管的背柵的示例性實(shí)施例可應(yīng)用于具有通過(guò)晶體管耦接的隨時(shí)間變化的電壓任何電路。該晶體管可以被連接到電容器、放大器輸入端、模擬多路轉(zhuǎn)換器或接收來(lái)自晶體管的輸出的其它設(shè)備。
[0049]示例性實(shí)施例已經(jīng)參照NMOS晶體管描述。然而，示例性實(shí)施例可以被轉(zhuǎn)換成適于使用PMOS晶體管的開(kāi)關(guān)電容電路中使用的實(shí)施例。例如，并非應(yīng)用比地面低的值到NMOS晶體管的背柵極電壓，超過(guò)在集成電路中使用的高參考電勢(shì)的背柵極電壓可施加到PMOS晶體管的背柵極。此外，PMOS和NMOS晶體管的組合可以根據(jù)本示例性實(shí)施例使用。
[0050]本發(fā)明的幾個(gè)實(shí)施例具體說(shuō)明和/或本文中所描述。然而，應(yīng)當(dāng)理解的是，本發(fā)明的修改和變化都涵蓋在上述教導(dǎo)以及所附權(quán)利要求的范圍內(nèi)，而不脫離其精神和本發(fā)明的意欲范圍。
【權(quán)利要求】
1.一種晶體管，包括: 第一類型的摻雜材料的半導(dǎo)體材料制成的阱，所述阱耦合到背柵端子， 分別耦合到互補(bǔ)于第一類型的第二類型的摻雜材料相應(yīng)區(qū)域的源極和漏極端子，這些區(qū)域分別設(shè)置在所述阱內(nèi)，并 在源區(qū)和漏區(qū)之間延伸的區(qū)域中，設(shè)置在半導(dǎo)體襯底上的柵極端子， 其中，所述背柵端連接到參考電壓源，所述參考電壓源具有超過(guò)從源終端到漏極端子由晶體管攜帶的信號(hào)的電壓限制
2.根據(jù)權(quán)利要求1所述的晶體管，其中: 第一類型的摻雜材料是P型材料， 第二類型的摻雜材料的是N型材料， 要攜帶的信號(hào)在低參考電壓和高參考電壓之間變化，并且 基準(zhǔn)電壓源具有小于所述低參考電壓的電勢(shì)。
3.根據(jù)權(quán)利要求2所述的晶體管，其中所述低參考電壓是接地。
4.根據(jù)權(quán)利要求1所述的晶體管: 第一類型的摻雜材料是N型材料， 第二類型的摻雜材料是P型材料， 要攜帶的信號(hào)在低參考電壓和高參考電壓之間變化，并且 基準(zhǔn)電壓源具有大于該高基準(zhǔn)電壓的電勢(shì)。
5.根據(jù)權(quán)利要求4所述的晶體管，其中所述高參考電壓是VCC。
6.—種電路,包括: MOSFET晶體管，包括源極端子、漏極端子、柵極端子和背柵端子， 耦合到所述源極端子的信號(hào)源，以產(chǎn)生在高和低電壓極限之間變化的輸入信號(hào)， 參考電壓源，其耦合到所述背柵端子，具有超過(guò)信號(hào)源的電壓限制之一的電壓。
7.根據(jù)權(quán)利要求6所述的電路，其中: MOSFET晶體管是NMOS晶體管，以及 基準(zhǔn)電壓源具有低于信號(hào)源的低電壓極限的電壓。
8.根據(jù)權(quán)利要求6所述的電路，其中: MOSFET晶體管是PMOS晶體管，以及 基準(zhǔn)電壓源具有低于信號(hào)源的高電壓極限的電壓。
9.根據(jù)權(quán)利要求6所述的電路，進(jìn)一步包括: 門(mén)控制器，耦合到MOSFET晶體管的柵極，其選擇性地打開(kāi)和關(guān)閉所述MOSFET晶體管。
10.用于采樣模擬輸入信號(hào)的電路，其包括: 設(shè)置在基板上的晶體管，耦合到地面，設(shè)置在所述晶體管的背柵極的源極和漏極，提供給所述晶體管的源極與漏極中的一個(gè)的模擬輸入，以及接收具有低于地面的值的背柵電壓的所述背柵極；和 采樣電容器，耦合到晶體管的源極和漏極中的一個(gè)。
11.用于權(quán)利要求10的采樣模擬輸入信號(hào)的電路，進(jìn)一步包括: 耦合在晶體管的源極和柵極之間的自舉電路，以降低在晶體管的漏極和源極之間形成的導(dǎo)通電阻的非線性性質(zhì)。
12.用于權(quán)利要求10的采樣模擬輸入信號(hào)的電路，其中所述背柵電壓的電路在工作期間連續(xù)地設(shè)置。
13.用于權(quán)利要求10的采樣模擬輸入信號(hào)的電路，其中當(dāng)晶體管導(dǎo)通時(shí)，所述背柵電壓被提供。
14.用于權(quán)利要求10的采樣模擬輸入信號(hào)的電路，其中65納米或更小的技術(shù)被用于晶體管。
15.—種用于米樣模擬輸入信號(hào)的電路,包括: 設(shè)置在基板上的晶體管，耦合到地面，設(shè)置在所述晶體管的背柵極的源極和漏極，提供給所述晶體管的源極與漏極中的一個(gè)的模擬輸入，以及接收具有高于輸入信號(hào)的高電壓極限值的背柵極電壓的背柵極；和 采樣電容器，耦合到晶體管的源極和漏極中的一個(gè)。
16.用于權(quán)利要求15的米樣模擬輸入信號(hào)的電路,進(jìn)一步包括: 耦合在晶體管的源極和柵極之間的自舉電路，以降低在晶體管的漏極和源極之間形成的導(dǎo)通電阻的非線性性質(zhì)。
17.用于權(quán)利要求15的采樣模擬輸入信號(hào)的電路，其中所述背柵電壓的電路在工作期間連續(xù)地設(shè)置。
18.用于權(quán)利要求15的采樣模擬輸入信號(hào)的電路，其中當(dāng)晶體管導(dǎo)通時(shí)，所述背柵電壓被提供。
19.用于權(quán)利要求15的采樣模擬輸入信號(hào)的電路，其中65納米或更小的技術(shù)被用于晶體管。
20.—種用于比較模擬輸入信號(hào)和參考電壓的電路,包括: 晶體管，在源極和漏極中的一個(gè)接收輸入信號(hào)； 電容器，耦合到所述晶體管； 耦合到所述電容器的比較器，所述比較器比較在電容器與參考電壓的電壓；和耦合到晶體管的背柵極的背柵極電壓源，所述背柵電壓源提供具有低于地面的值的背柵電壓。
21.根據(jù)權(quán)利要求20所述的電路，進(jìn)一步包括耦合在晶體管的源極和所述柵極之間的自舉電路，以減少在晶體管的漏極和源極之間形成的導(dǎo)通電阻的非線性性質(zhì)。
【文檔編號(hào)】H03M1/34GK104321968SQ201380026541
【公開(kāi)日】2015年1月28日 申請(qǐng)日期:2013年5月8日 優(yōu)先權(quán)日:2012年5月22日
【發(fā)明者】J·M·亨斯利, F·M·莫敦 申請(qǐng)人:美國(guó)亞德諾半導(dǎo)體公司