用于模數(shù)轉(zhuǎn)換器的方法和設(shè)備的制作方法
【專利摘要】本發(fā)明的方面提供了一種模數(shù)轉(zhuǎn)換器(ADC)。所述ADC包括比較器模塊和數(shù)模轉(zhuǎn)換器(DAC)。所述比較器模塊被配置為用于比較從模擬信號采樣的第一電壓和從數(shù)模轉(zhuǎn)換器(DAC)輸出的第二電壓，并且輸出脈沖來指示比較結(jié)果。DAC被配置為用于基于所述脈沖激活與數(shù)字位對應(yīng)的切換單元以切換狀態(tài)，并且確定第二電壓。
【專利說明】用于模數(shù)轉(zhuǎn)換器的方法和設(shè)備
[0001]引用合并
[0002]本公開要求2012年4月26日提交的美國臨時申請N0.61/638，692，“ClocklessAsynchronous SARADC”的優(yōu)先權(quán),其全部內(nèi)容通過引用合并于此。

【背景技術(shù)】
[0003]本文提供的背景描述的目的是概括性地介紹本公開的背景。就本背景部分描述的工作的程度而言，目前指定的發(fā)明人的工作以及在申請日時可能不構(gòu)成現(xiàn)有技術(shù)的描述發(fā)面既不明確地視為相對于本公開的現(xiàn)有技術(shù)也不被隱含地視為相對于本公開的現(xiàn)有技術(shù)。
[0004]多種電子裝置包括作為信號處理部件的模數(shù)轉(zhuǎn)換器(ADC)。ADC對模擬信號采樣并且將采樣的模擬信號轉(zhuǎn)換成數(shù)字量。數(shù)字量能夠使用數(shù)字信號處理技術(shù)進(jìn)一步處理。


【發(fā)明內(nèi)容】

[0005]本公開的方面提供一種模數(shù)轉(zhuǎn)換器(ADC)。所述ADC包括比較器模塊和數(shù)模轉(zhuǎn)換器(DAC)。所述比較器模塊被配置為比較從模擬信號采樣的第一電壓與從數(shù)模轉(zhuǎn)換器(DAC)輸出的第二電壓，并且輸出脈沖以指示比較的結(jié)果。所述DAC被配置為基于所述脈沖激活與數(shù)字位對應(yīng)的切換單元以切換狀態(tài)，并且確定所述第二電壓。
[0006]在實(shí)施方式中，所述比較器模塊被配置為基于所述比較的結(jié)果從一對輸出信號中選出一個輸出信號并且在所選擇的輸出信號中輸出所述脈沖。進(jìn)一步，在示例中，所述比較器模塊被配置為避免在所選擇的輸出信號的同時從非選擇的輸出信號輸出脈沖。
[0007]根據(jù)本公開的實(shí)施方式，所述比較器模塊包括復(fù)位控制電路，其被配置為響應(yīng)于所述脈沖復(fù)位所述比較器模塊中的電路。所述比較器模塊在所述DAC確定所述第二電壓的同時復(fù)位。
[0008]根據(jù)本公開的方面，所述DAC包括與數(shù)字量的數(shù)字位相對應(yīng)的多個切換單元，并且所述多個切換單元基于從所述比較器模塊輸出的脈沖在鏈中被激活以進(jìn)行切換。在示例中，所述切換單元被配置為當(dāng)其狀態(tài)已經(jīng)被反轉(zhuǎn)時激活下一個切換單元。
[0009]根據(jù)本公開的方面，所述比較器模塊不輸出時鐘信號。
[0010]本公開的方面還提供了一種方法。方法包括:比較從模擬信號米樣的第一電壓和由數(shù)模轉(zhuǎn)換器(DAC)確定的第二電壓；產(chǎn)生脈沖以指示所述比較的結(jié)果；以及基于所述脈沖激活所述DAC中的與數(shù)字位對應(yīng)的切換單元以切換狀態(tài)。

【專利附圖】

【附圖說明】
[0011]將參照附圖詳細(xì)描述本公開的被提出為示例的各個實(shí)施方式，在附圖中相同的附圖標(biāo)記指代相同的元件，并且在附圖中:
[0012]圖1示出根據(jù)本公開的實(shí)施方式的集成電路(IC)芯片示例100的框圖。
[0013]圖2示出根據(jù)本公開的實(shí)施方式的比較器模塊示例210的示意圖。
[0014]圖3示出根據(jù)本公開的實(shí)施方式的時序圖示例300 ;以及
[0015]圖4示出概括了根據(jù)本公開的實(shí)施方式的處理示例400的流程圖。

【具體實(shí)施方式】
[0016]圖1示出根據(jù)本公開的實(shí)施方式的集成電路(IC)芯片示例100的框圖。IC芯片100包括模數(shù)轉(zhuǎn)換器(101)以對模擬信號采樣并將采樣的模擬信號轉(zhuǎn)換成數(shù)字量。IC芯片100能夠包括其他適當(dāng)?shù)碾娐凡考?未示出)，諸如用以制備模擬信號的模擬信號處理電路(未示出)、用以處理數(shù)字量的數(shù)字信號處理電路(未示出)等。IC芯片100可以是片上系統(tǒng)(SOC)，或者可以是任何適當(dāng)系統(tǒng)的一部分，所述系統(tǒng)諸如是計(jì)算機(jī)、便攜式電腦、藍(lán)光播放器、傳感器裝置、汽車等。
[0017]在圖1示例中，ADC 101是如下的逐次逼近型ADC:對于模擬信號的采樣的每次轉(zhuǎn)換，在最終收斂于諸如對應(yīng)于模擬信號的電壓電平或電流電平的位數(shù)的數(shù)字量之前，所述ADC遍歷所有可能的量化電平執(zhí)行多次二元搜索。如圖1所示,ADC 101包括稱合在一起的比較器模塊110和數(shù)模轉(zhuǎn)換器(DAC) 150。
[0018]在圖1示例中，比較器模塊110接收與用于轉(zhuǎn)換的模擬信號的采樣對應(yīng)的第一電壓VIN，以及從DAC 150輸出的第二電壓VDAC，并且將第一電壓Vin與第二電壓Vdac進(jìn)行比較?；谒霰容^，比較器模塊110在第一脈沖輸出Ctl和第二脈沖輸出C1其中之一中輸出脈沖。在示例中，當(dāng)?shù)谝浑妷篤in比第二電壓VDA。高時，比較器模塊110在第二脈沖輸出C1中輸出脈沖，并且當(dāng)?shù)谝浑妷篤in比第二電壓Vdac低時，比較器模塊110在第一脈沖輸出Ctl中輸出脈沖。在實(shí)施方式中，比較器模塊110被配置為使得，以來自第一脈沖輸出Ctl和第二脈沖輸出C1中的一個并且僅一個的形式輸出比較結(jié)果。
[0019]另外，在實(shí)施方式中，比較器模塊110被構(gòu)造成在比較之后自行復(fù)位比較器模塊110中的電路以為下一次比較做準(zhǔn)備。在圖1示例中，比較器模塊110包括響應(yīng)第一脈沖輸出Ctl和第二脈沖輸出C1中的每個脈沖而復(fù)位比較器模塊110中的電路的復(fù)位控制電路120。例如，當(dāng)?shù)谝幻}沖輸出Ctl輸出脈沖時，復(fù)位控制電路120復(fù)位比較器模塊110中的電路，并且當(dāng)?shù)诙}沖輸出C1輸出脈沖時，復(fù)位控制電路120復(fù)位比較器模塊110中的電路。在示例中，比較器模塊110采用復(fù)位時間來復(fù)位比較器模塊110中的電路，并且采用比較時間來進(jìn)行比較器判定。要注意的是比較器判定用的比較時間可以變化。在實(shí)施方式中，一旦激活，比較器模塊110在被停用之前重復(fù)執(zhí)行復(fù)位操作和比較操作。
[0020]ADC 150接收兩個脈沖輸出Cc^PC1，并且逐步地解析與模擬信號的電壓電平對應(yīng)的數(shù)字量的位值。根據(jù)本公開的實(shí)施方式，DAC 150包括多個與數(shù)字量的位對應(yīng)的鏈?zhǔn)诫娐穯卧T如圖1中的B9至B0。例如，數(shù)字量具有十個位。電路單元B9與數(shù)字量的最重要的位“位_9”對應(yīng)，電路單元B8與數(shù)字量的“位_8”對應(yīng)，以此類推，電路單元BI與數(shù)字量的“位-1”對應(yīng)，并且電路單元BO與數(shù)字量的最不重要的位“位-O”對應(yīng)。每個電路單元均從鏈中的前一個電路單元接收第一脈沖輸出Ctl和第二脈沖輸出C1以及控制信號。在實(shí)施方式中，控制信號具有使得電路單兀能響應(yīng)第一脈沖輸出Ctl和第二脈沖輸出C1而操作的激活狀態(tài)，并且具有不允許電路單元響應(yīng)第一脈沖輸出Ctl和第二脈沖輸出C1而操作的停用狀態(tài)。另外，激活狀態(tài)能夠沿著鏈傳遞以使得電路單元B9至BO逐個地響應(yīng)第一脈沖輸出Cci和第二脈沖輸出C1中的脈沖而解析它們的狀態(tài)。
[0021 ] 在示例中，每個電路單元均包括一個或多個切換電路，所述切換電路被構(gòu)造成一旦電路單元被激活就基于第一脈沖輸出Ctl和第二脈沖輸出C1切換到與位值對應(yīng)的狀態(tài)。例如，一旦被激活，電路單元在第一脈沖輸出Ctl具有脈沖的時候能夠切換到與二進(jìn)制值“O”對應(yīng)的邏輯“O”狀態(tài)，并且在第二脈沖輸出C1具有脈沖的時候能夠切換到與二進(jìn)制值“I”對應(yīng)的邏輯“I”狀態(tài)。當(dāng)激活狀態(tài)沿著鏈逐個傳遞時，電路單元B9至BO基于第一脈沖輸出Ctl和第二脈沖輸出C1解析與數(shù)字量的位值對應(yīng)的狀態(tài)。
[0022]另外，DAC 150將電路單元B9至BO的狀態(tài)轉(zhuǎn)換到第二電壓VDA。。根據(jù)本公開的方面，DAC 150采用邏輯延遲時間來響應(yīng)第一脈沖輸出Ctl和第二脈沖輸出C1中的脈沖切換電路單元B9-B0的狀態(tài)，并且采用確定時間(settling time)來將第二電壓Vda。確定到與電路單元B9-B0的狀態(tài)對應(yīng)的電平。在示例中，DAC 150被適當(dāng)?shù)乇慌渲脼槭沟眠壿嬔舆t時間和確定時間的和與比較器模塊110的復(fù)位時間大約相同。由此，當(dāng)DAC 150切換狀態(tài)并將所述狀態(tài)轉(zhuǎn)換成第二電壓VDA。，比較器模塊110復(fù)位并且為下一次比較做好準(zhǔn)備。
[0023]在操作期間，在示例中，比較器模塊110由時鐘信號ADC_CLK觸發(fā)，以開始操作。在示例中，ADC 101包括被配置為響應(yīng)例如時鐘信號ADC_CLK的上升沿對模擬信號采樣并且產(chǎn)生第一電壓Vin的米樣和保持電路(未不出)。另外，米樣和保持電路保持第一電壓Vin的電壓電平直到ADC_CLK的下一個上升沿。另外，ADC 101響應(yīng)所述上升沿開始轉(zhuǎn)換。
[0024]具體地，在示例中，ADC 150響應(yīng)時鐘信號ADC_CLK的上升沿而將對電路單元B9的控制信號初始為激活狀態(tài)。當(dāng)電路單元B9被激活時，電路單元B9被初始化成邏輯“I”狀態(tài)。在示例中，因?yàn)槠渌娐穯卧狟8-B0還沒有被激活，所以它們處于默認(rèn)狀態(tài)，諸如邏輯“O”狀態(tài)。在示例中，DAC 150產(chǎn)生和確定對應(yīng)于二進(jìn)制序列“ 1000000000”的第二電壓Vdac。
[0025]然后，比較器模塊110將第一電壓Vin與第二電壓VAD。比較。在圖1示例中，第一電壓Vin比第二電壓Vad。高，比較器模塊110在第二脈沖輸出C1中輸出脈沖(例如，P9)。響應(yīng)所述脈沖輸出，復(fù)位控制電路120產(chǎn)生復(fù)位信號，諸如復(fù)位脈沖等，以使比較器模塊110中的電路復(fù)位。
[0026]當(dāng)DAC 150收到第二脈沖輸出C1中的脈沖P9時，電路單元B9維持所述狀態(tài)并響應(yīng)脈沖P9將激活狀態(tài)傳遞給電路單元B8。當(dāng)電路單元B8被激活，電路單元B8被初始化成邏輯“I”狀態(tài)。因?yàn)槠渌娐穯卧狟7-B0還沒有被激活，所以它們處于默認(rèn)狀態(tài)，諸如邏輯“O”狀態(tài)。DAC 150確定對應(yīng)于二進(jìn)制序列“1100000000”的第二電壓VDAC。
[0027]然后，比較器模塊110將第一電壓Vin與第二電壓VAD。比較。在圖1示例中，第一電壓Vin比第二電壓Vadc低，比較器模塊110在第一脈沖輸出Ctl中輸出脈沖(例如,P8)。響應(yīng)所述脈沖輸出，復(fù)位控制電路120使比較器模塊110中的電路復(fù)位。
[0028]當(dāng)DAC 150收到第一脈沖輸出Ctl中的脈沖P8時，電路單元B8切換到邏輯“O”狀態(tài)并且響應(yīng)脈沖P8將激活狀態(tài)傳遞到電路單元B7。
[0029]所述過程可以重復(fù)執(zhí)行以解析電路單元B7-B0的狀態(tài)。在電路單元BO基于例如脈沖PO最終化其狀態(tài)之后，DAC 150輸出與電路單元B9至BO的狀態(tài)對應(yīng)的數(shù)字量，并且也可能輸出表不轉(zhuǎn)換結(jié)束的完成信號。
[0030]根據(jù)本公開的方面，ADC 101的操作不要求高頻時鐘信號，諸如頻率為時鐘信號ADC_CLK的多倍的時鐘信號。
[0031]在相關(guān)的ADC的實(shí)施中，比較器輸出靜態(tài)輸出和頻率比ADC_CLK高很多的異步時鐘信號。靜態(tài)輸出表示比較結(jié)果，異步時鐘信號提供靜態(tài)輸出用的定時信息。在示例中，異步時鐘信號具有下述上升沿:所述上升沿具有到比較結(jié)果的輸出的延時。相關(guān)的ADC包括基于異步時鐘信號操作以在相關(guān)的ADC內(nèi)產(chǎn)生DAC用的控制信號的逐次逼近寄存器(SAR)。
[0032]根據(jù)本公開的方面，ADC 101能夠被配置為具有比相關(guān)的ADC快的速度。在示例中，ADC 101的每個位均在位循環(huán)中被解析。位循環(huán)包括復(fù)位時間和比較器判定時間。在比較器判定時間期間，比較器模塊110比較第一電壓Vin和第二電壓VDAC，并且基于所述比較在第一脈沖輸出和第二脈沖輸出其中之一中輸出脈沖。在不例中，比較判定時間可以從位到位變化。在比較器復(fù)位時間期間，比較器模塊110復(fù)位內(nèi)部電路以準(zhǔn)備下一次比較。在比較器復(fù)位時間期間的同時，DAC 150基于第一脈沖輸出和第二脈沖輸出中的脈沖切換狀態(tài)，并且相應(yīng)地確定第二電壓VDAC。
[0033]對于相關(guān)的ADC，每個位循環(huán)均包括比較器判定時間、靜態(tài)輸出和異步時鐘之間的延時、寄存器延時以及相關(guān)的ADC內(nèi)部的DAC用的確定延時。在示例中，因?yàn)殪o態(tài)輸出和異步時鐘之間的延時、寄存器延時以及DAC用的確定延時的和大于比較器復(fù)位時間，所以相關(guān)的ADC包括延時電路以在比較器復(fù)位時間中引入額外的延時以匹配所述和。由此，相關(guān)的ADC用的位循環(huán)比ADClOl的位循環(huán)長。由此，在示例中，時鐘信號ADC_CLK的頻率可以增大。
[0034]根據(jù)本公開的另一方面，ADC 101具有比相關(guān)的ADC減少了數(shù)量的關(guān)鍵全局路由信號。在圖1示例中，比較器模塊110將兩個脈沖輸出信號傳遞給DAC 150。DAC 150中的控制信號能夠使用本地路由資源從一個電路單元被路由到另一個電路單元。在相關(guān)的ADC示例中，比較器對相關(guān)的ADC的SAR寄存器輸出靜態(tài)輸出和異步時鐘信號，SAR寄存器輸出多個控制信號，諸如10-位DAC用的十個控制信號。所述靜態(tài)輸出、異步時鐘信號、控制信號、激活信號可能要求全局路由資源。此外，在示例中，延時電路也產(chǎn)生需要被全局路由的激活信號。
[0035]根據(jù)本公開的另一方面，ADC 101比相關(guān)的ADC消耗的硅面積少。在示例中，使用每個開關(guān)均具有三個門的十個開關(guān)實(shí)施DAC 150中的鏈功能。相關(guān)的ADC使用十個SAR寄存器控制逐次的位解析，并且消耗更多的硅面積。
[0036]要注意的是，在圖1示例中，ADC 101的部件被實(shí)施在一個IC芯片上。在另一示例中，ADC 101的部件可以被實(shí)施在多個芯片上，并且跨越多個芯片地耦合在一起。
[0037]圖2示出根據(jù)本公開的實(shí)施方式的比較器模塊210的示意圖。在示例中，比較器模塊210被用在ADC 101中作為比較器模塊110。比較器模塊210包括比較器(COMP) 211、兩個交叉耦合的NAND門212和213、兩個反相器214和215、兩個NOR門221和222以及NAND門223。這些元件如圖2所示耦合在一起。
[0038]在實(shí)施方式中，比較器211接收第一電壓Vin和第二電壓VDAC，比較第一電壓和第二電壓，并且基于所述比較在兩個輸出O1和O2其中之一中產(chǎn)生脈沖。在不例中，兩個輸出O1和O2在比較前復(fù)位到較低的電壓電平。當(dāng)?shù)谝浑妷篤in大于第二電壓Vdac時，比較器211在輸出O2中輸出正脈沖，當(dāng)?shù)谝浑妷篤in小于第二電壓Vdac時，比較器211在輸出O1中輸出正脈沖。
[0039]交叉耦合的NAND門212和213以及反相器214和215形成用于再生脈沖輸出O1和O2的鎖存器。在示例中，由于容性耦合，當(dāng)一個輸出具有真脈沖時，另一個輸出具有假脈沖。真脈沖一般比假脈沖強(qiáng)。鎖存器傳遞較強(qiáng)的脈沖，并且去除較弱的脈沖，使得一個并且僅一個脈沖輸出(Ctl或C1)具有脈沖。
[0040]兩個NOR門221和222以及NAND門223形成復(fù)位控制電路。復(fù)位控制電路產(chǎn)生復(fù)位信號C0MP_RESET以觸發(fā)比較器211在各種情形下復(fù)位。在示例中，當(dāng)脈沖輸出Ctl和C1其中之一具有脈沖時，復(fù)位控制電路在復(fù)位信號C0MP_RESET中產(chǎn)生脈沖以復(fù)位比較器211中的電路。在另一示例中，當(dāng)ADC時鐘信號，諸如圖1中的時鐘信號ADC_CLK，具有上升沿，信號ADC_CLK_RESET具有脈沖，于是復(fù)位控制電路在復(fù)位信號C0MP_RESET中產(chǎn)生脈沖以復(fù)位比較器211中的電路。在另一示例中，當(dāng)LSB位已經(jīng)被解析，信號D0NE_RESET響應(yīng)ADC轉(zhuǎn)換結(jié)束而具有脈沖，復(fù)位控制電路在復(fù)位信號C0MP_RESET中產(chǎn)生脈沖以復(fù)位比較器211中的電路。
[0041]圖3示出根據(jù)本公開的實(shí)施方式的使用ADC 101的模數(shù)轉(zhuǎn)換用的時序圖示例300。圖300包括第一電壓Vin用的第一曲線310以及第二電壓Vdac用的第二曲線320。第一電壓Vin從轉(zhuǎn)換用的模擬信號采樣，并且在轉(zhuǎn)換時間期間被較穩(wěn)定地保持。第二電壓VDA。例如從DAC 150輸出。DAC 150基于第一電壓Vin與第二電壓Vdac的比較從最重要的位(MSB)，諸如位_9，到最不重要的位(LSB)，諸如位-0，逐次解析與第一電壓Vin對應(yīng)的數(shù)字量的位值，并且基于所解析的位值確定第二電壓VDAC。結(jié)果，第二電壓Vdac變化并且逐漸接近第一電壓V1N。
[0042]具體地，在示例中，在解析電路單元B9的狀態(tài)用的時間期間，電路單元B9被初始化為邏輯“I”狀態(tài)，并且DAC 150確定對應(yīng)于二進(jìn)制序列“1000000000”的第二電壓VDAC。因?yàn)榈谝浑妷篤in比第二電壓Vda。高，所以比較器模塊110在第二脈沖輸出C1中輸出脈沖(例如圖1中的P9)。響應(yīng)所述脈沖輸出，復(fù)位控制電路120復(fù)位比較器模塊110中的電路。當(dāng)DAC 150接收第二脈沖輸出C1中的脈沖P9時，電路單元B9維持所述狀態(tài)并響應(yīng)脈沖P9將激活狀態(tài)傳遞給電路單元B8。
[0043]類似地，在解析電路單元B8的狀態(tài)用的時間期間，電路單元B8被初始化為邏輯“I”狀態(tài)，并且DAC 150確定對應(yīng)于二進(jìn)制序列“1100000000”的第二電壓VDAC。因?yàn)榈谝浑妷篤in比第二電壓VDA。低,所以比較器模塊110在第一脈沖輸出Ctl中輸出脈沖(例如圖1中的P8)。響應(yīng)所述脈沖輸出，復(fù)位控制電路120復(fù)位比較器模塊110中的電路。當(dāng)DAC150接收第一脈沖輸出Ctl中的脈沖P8時，電路單元B8切換到邏輯“O”狀態(tài)并響應(yīng)脈沖P8將激活狀態(tài)傳遞給電路單元B7。
[0044]如圖3所示，每個位循環(huán)均包括比較器復(fù)位時間和比較器判定時間。在比較器復(fù)位時間期間，DAC 150中的電路單元切換邏輯狀態(tài)并且DAC 150相應(yīng)地確定第二電壓Vdac。
[0045]圖4示出概括了根據(jù)本公開的實(shí)施方式的處理示例400的流程圖。所述處理可以由ADC 101執(zhí)行。所述處理開始于S401并且行進(jìn)到S410。
[0046]在S410，ADC 101由時鐘信號ADC_CLK觸發(fā)。在實(shí)例中，ADC響應(yīng)時鐘信號ADC_CLK的上升沿開始操作。
[0047]在S420，ADC 101執(zhí)行比較器模塊110的初始復(fù)位以及DAC 150的初始確定。例如，響應(yīng)于時鐘信號ADC_CLK的上升沿，復(fù)位控制電路120產(chǎn)生復(fù)位脈沖以復(fù)位比較器模塊110中的電路，并且DAC 150激活電路單元B9，電路單元B9進(jìn)入初始化狀態(tài)，諸如邏輯“I”狀態(tài)。其他電路單元B8-B0未被激活并且處于默認(rèn)狀態(tài)，諸如邏輯“O”狀態(tài)。DAC 150確定與電路單元B9-B0對應(yīng)的第二電壓VDAC。
[0048]在S430，比較器模塊110將第一電壓Vin與第二電壓Vdac進(jìn)行比較。
[0049]在S440，比較器模塊110基于所述比較產(chǎn)生脈沖。例如，當(dāng)?shù)谝浑妷篤in比第二電壓Vdac高時，比較器模塊110在第二輸出信號C1中產(chǎn)生脈沖；當(dāng)?shù)谝浑妷篤in比第二電壓Vdac低時，比較器模塊110在第一輸出信號Ctl中產(chǎn)生脈沖。
[0050]在S450，比較器模塊110響應(yīng)所述脈沖復(fù)位，并且DAC 150基于所述脈沖解析位。例如，復(fù)位控制電路120響應(yīng)所述脈沖產(chǎn)生復(fù)位信號以復(fù)位比較器模塊110中的電路。與位對應(yīng)的被激活的電路單元基于所述脈沖解析其狀態(tài)。在示例中，當(dāng)脈沖處于第一輸出信號CO中時，被激活的電路單元切換到邏輯“O”狀態(tài)，然后激活下一個電路單元。當(dāng)所述脈沖處于第二輸出信號Cl中時，被激活的電路單元維持邏輯“I”狀態(tài)，然后激活下一個電路單元。在示例中，當(dāng)下一個電路單元被激活時，下一個電路單元進(jìn)入邏輯“I”狀態(tài)。另外，DAC 150確定對應(yīng)于電路單元B9-B0的狀態(tài)的第二電壓VDAC。
[0051]在S460，ADC 101確定轉(zhuǎn)換是否完成。例如，當(dāng)對應(yīng)于最不重要的位(LSB)的電路單元被解析時，DAC 150例如將DONE信號設(shè)置成邏輯“I”以指示所有的數(shù)字位都已經(jīng)被解析，否則，DONE信號為邏輯“O”。當(dāng)轉(zhuǎn)換完成時，所述處理行進(jìn)到S470 ;否則，所述處理返回到S430以解析下一個位。
[0052]在S470，ADC 101基于電路單元B9-B0的狀態(tài)輸出數(shù)字位。所述處理于是行進(jìn)到S499并且終止。
[0053]雖然本公開的方面已經(jīng)結(jié)合其被提出為示例的【具體實(shí)施方式】進(jìn)行了描述，但是可以對示例進(jìn)行替代、改型和改變。因此，本文中闡述的實(shí)施方式用于說明而并非限制。在不脫離所附權(quán)利要求書的范圍的情況下可以進(jìn)行改變。
【權(quán)利要求】
1.一種模數(shù)轉(zhuǎn)換器(ADC)，包括: 比較器模塊，其被配置為比較從模擬信號采樣的第一電壓與從數(shù)模轉(zhuǎn)換器(DAC)輸出的第二電壓，并且輸出脈沖以指示所述比較的結(jié)果；以及 所述DAC被配置為基于所述脈沖激活與數(shù)字位對應(yīng)的切換單元以切換狀態(tài)，并且確定所述第二電壓。
2.根據(jù)權(quán)利要求1所述的ADC，其中所述比較器模塊被配置為基于所述比較的結(jié)果從一對輸出信號中選出一個輸出信號并且在所選擇的輸出信號中輸出所述脈沖。
3.根據(jù)權(quán)利要求2所述的ADC，其中所述比較器模塊被配置為避免在所選擇的輸出信號的同時從非選擇的輸出信號輸出脈沖。
4.根據(jù)權(quán)利要求1所述的ADC，其中所述比較器模塊進(jìn)一步包括: 復(fù)位控制電路，其被配置為響應(yīng)于所述脈沖復(fù)位所述比較器模塊中的電路。
5.根據(jù)權(quán)利要求4所述的ADC，其中所述比較器模塊在所述DAC確定所述第二電壓的同時復(fù)位。
6.根據(jù)權(quán)利要求1所述的ADC，其中所述DAC包括與數(shù)字值的數(shù)字位相對應(yīng)的多個切換單元，并且所述多個切換單元基于從所述比較器模塊輸出的脈沖在鏈中被激活以進(jìn)行切換。
7.根據(jù)權(quán)利要求6所述的ADC，其中所述切換單元被配置為基于從所述比較器模塊輸出的下一個脈沖激活所述鏈中的下一個切換單元以進(jìn)行切換。
8.根據(jù)權(quán)利要求1所述的ADC，其中所述比較器模塊不輸出時鐘信號。
9.一種方法，包括: 比較從模擬信號米樣的第一電壓和由數(shù)模轉(zhuǎn)換器(DAC)確定的第二電壓； 產(chǎn)生脈沖以指示所述比較的結(jié)果；以及 基于所述脈沖激活所述DAC中的與數(shù)字位對應(yīng)的切換單元以切換狀態(tài)。
10.根據(jù)權(quán)利要求9所述的方法，其中產(chǎn)生所述脈沖以指示所述比較的結(jié)果進(jìn)一步包括: 基于所述比較的結(jié)果從一對輸出信號中選出一個輸出信號；以及 在所選擇的輸出信號中輸出所述脈沖。
11.根據(jù)權(quán)利要求10所述的方法，進(jìn)一步包括: 避免在所選擇的輸出信號的同時從非選擇的信號輸出脈沖。
12.根據(jù)權(quán)利要求9所述的方法，進(jìn)一步包括: 響應(yīng)于所述脈沖復(fù)位電路以用于下一次比較。
13.根據(jù)權(quán)利要求12所述的方法，進(jìn)一步包括: 在復(fù)位所述電路的同時設(shè)置從所述DAC輸出的所述第二電壓。
14.根據(jù)權(quán)利要求9所述的方法，其中基于所述脈沖激活所述DAC中的與所述數(shù)字位對應(yīng)的所述切換單元以切換所述狀態(tài)進(jìn)一步包括: 基于脈沖順序地激活耦合在鏈中的與數(shù)字值的數(shù)字位對應(yīng)的切換單元以進(jìn)行切換。
15.根據(jù)權(quán)利要求14所述的方法，進(jìn)一步包括: 基于下一個脈沖激活所述鏈中的下一個切換單元以進(jìn)行切換。
16.一種集成電路(IC)芯片，具有模數(shù)轉(zhuǎn)換器(ADC)，所述ADC包括: 比較器模塊，其被配置為比較從模擬信號采樣的第一電壓與從數(shù)模轉(zhuǎn)換器(DAC)輸出的第二電壓，并且輸出脈沖以指示所述比較的結(jié)果；以及 所述DAC被配置為基于所述脈沖激活與數(shù)字位對應(yīng)的切換單元以切換狀態(tài)，并且確定所述第二電壓。
17.根據(jù)權(quán)利要求16所述的IC芯片，其中所述比較器模塊被配置為基于所述比較的結(jié)果從一對輸出信號中選出一個輸出信號并且在所選出的輸出信號中輸出所述脈沖。
18.根據(jù)權(quán)利要求17所述的IC芯片，其中所述比較器模塊被配置為避免在所選的輸出信號的同時從非選擇的輸出信號輸出脈沖。
19.根據(jù)權(quán)利要求16所述的IC芯片，其中所述比較器模塊進(jìn)一步包括: 復(fù)位控制電路，其被配置為在所述DAC確定所述第二電壓的同時響應(yīng)于所述脈沖復(fù)位所述比較器模塊中的電路。
20.根據(jù)權(quán)利要求17所述的IC芯片，其中所述DAC包括與數(shù)字值的數(shù)字位相對應(yīng)的多個切換單元，并且所述多個切換單元基于從所述比較器模塊輸出的脈沖在鏈中被激活以進(jìn)行切換。
【文檔編號】H03M3/00GK104396145SQ201380029479
【公開日】2015年3月4日 申請日期:2013年4月26日 優(yōu)先權(quán)日:2012年4月26日
【發(fā)明者】林黃生, 畑中信吾 申請人:馬維爾國際貿(mào)易有限公司