一種輸出電平可控制的輸出單元電路的制作方法
【專利摘要】本發(fā)明涉及輸出電平可控制的輸出單元電路，包括第一級(jí)電平轉(zhuǎn)換電路，用于對(duì)輸入的第一數(shù)據(jù)信號(hào)和使能信號(hào)進(jìn)行第一級(jí)電平轉(zhuǎn)換；邏輯控制電路，用于進(jìn)行邏輯組合后輸出第二數(shù)據(jù)信號(hào)和第二使能信號(hào)；對(duì)所述第一控制信號(hào)邏輯反相后輸出第二控制信號(hào)；第二級(jí)電平轉(zhuǎn)換電路，用于對(duì)邏輯控制電路輸出的第二使能信號(hào)、第二控制信號(hào)進(jìn)行電平轉(zhuǎn)換并輸出經(jīng)過(guò)轉(zhuǎn)換的電平信號(hào)；輸出級(jí)，用于進(jìn)行電平轉(zhuǎn)換并增加信號(hào)的驅(qū)動(dòng)能力。有益效果為：使晶體管在額定電壓下正常工作，可以控制向外輸出電信號(hào)的電平，根據(jù)需要選擇向外界輸出具有高電平電壓信號(hào)或者等于晶體管額定工作電壓信號(hào)。這樣做一方面節(jié)省芯片面積，另一方面降低功耗，有著廣泛的應(yīng)用價(jià)值。
【專利說(shuō)明】—種輸出電平可控制的輸出單元電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體集成電路，尤其涉及一種輸出電平可控制的輸出單元電路。
【背景技術(shù)】
[0002]隨著集成電路制造工藝技術(shù)的不斷提高，特征尺寸越來(lái)越小。減小特征尺寸，既可以減小芯片的面積，也可以降低電源電壓，進(jìn)而降低整個(gè)芯片的功耗。因而特征尺寸的縮小總是伴隨著電源電壓的降低，降低的電源電壓減少整個(gè)芯片的功耗。然而有些系統(tǒng)中的芯片依然采用較高的電源電壓如3.3V或5V。這些芯片往往是不同的公司在不同的時(shí)間設(shè)計(jì)制造的，很難在短時(shí)間完全統(tǒng)一電源電壓標(biāo)準(zhǔn)。在實(shí)際應(yīng)用中，不同電源電壓芯片互聯(lián)以交換信息。不同的電源電壓意味著芯片上晶體管的特征尺寸不同，不同特征尺寸的晶體管耐壓能力不同，一般而言，隨著特征尺寸縮小，晶體管耐壓能力也相應(yīng)減小。
[0003]例如，一個(gè)5V電源電壓的芯片和一個(gè)3.3V電源電壓芯片互聯(lián)(實(shí)際應(yīng)用中經(jīng)常遇到)，3.3V芯片一般采用3.3V工藝，3.3V芯片中晶體管的最高工作電壓一般不超過(guò)3.6V。當(dāng)5V電源電壓芯片上的信號(hào)傳送給3.3V芯片時(shí)，如果設(shè)計(jì)不好，就會(huì)永久性損壞3.3V晶體管或者減少晶體管的壽命。而3.3V的信號(hào)傳給5V電源芯片容易導(dǎo)致大的電流泄露。這些問(wèn)題一直是設(shè)計(jì)師的難題，為此，很多研究者對(duì)此問(wèn)題做了深入研究。然而，過(guò)去的研究主要集中在低壓互補(bǔ)金屬氧化物硅(CMOS)工藝中具有高壓輸入容忍性的輸入/輸出單元電路研究。亦即高壓信號(hào)傳送給低壓工藝芯片時(shí)所遇到安全可靠性問(wèn)題，未曾有在低壓工藝芯片中，可以選擇性的輸出高壓信號(hào)或者低壓信號(hào)的報(bào)道和研究，導(dǎo)致目前的實(shí)際應(yīng)用中，不得不使用高壓工藝來(lái)輸出高壓信號(hào)和低壓信號(hào)，既增加芯片的面積，也增加芯片的功耗。

【發(fā)明內(nèi)容】

[0004]本發(fā)明目的在于克服以上現(xiàn)有技術(shù)之不足，提供一種能輸出較高電平信號(hào)但采用較低電壓工藝的輸出單元電路，安全可靠，具體有以下技術(shù)方案實(shí)現(xiàn):
所述輸出電平可控制的輸出單元電路，包括
第一級(jí)電平轉(zhuǎn)換電路，用于對(duì)輸入的第一數(shù)據(jù)信號(hào)和使能信號(hào)進(jìn)行第一級(jí)電平轉(zhuǎn)換；邏輯控制電路，包括若干邏輯控制器件，用于接收經(jīng)過(guò)第一級(jí)電平轉(zhuǎn)換的數(shù)據(jù)信號(hào)和使能信號(hào)，再進(jìn)行邏輯組合后輸出第一組合信號(hào)、第二組合信號(hào)和第三組合信號(hào)；接受第一控制信號(hào)，對(duì)所述第一控制信號(hào)邏輯反相后輸出第二控制信號(hào)；
第二級(jí)電平轉(zhuǎn)換電路，用于對(duì)邏輯控制電路輸出的第一組合、第二組合信合、第二控制信號(hào)進(jìn)行電平轉(zhuǎn)換并輸出經(jīng)過(guò)轉(zhuǎn)換的信號(hào)；
輸出級(jí)，用于接收所述經(jīng)過(guò)第二級(jí)電平轉(zhuǎn)換的信號(hào)和邏輯控制電路輸出的所述第三組合信號(hào)，進(jìn)行電平轉(zhuǎn)換并增加信號(hào)的驅(qū)動(dòng)能力，再輸出至輸出端子。
[0005]所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述第一級(jí)電平轉(zhuǎn)換電路包括第一電平轉(zhuǎn)換電路與第二電平轉(zhuǎn)換電路； 所述第一電平轉(zhuǎn)換電路接收所述第一數(shù)據(jù)信號(hào)；
所述第二電平轉(zhuǎn)換電路接收所述使能信號(hào)；
第一電平轉(zhuǎn)換電路與第二電平轉(zhuǎn)換電路均由上拉管與下拉管連接組成。
[0006]所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述邏輯控制電路，包括第一反相器、第二反相器、第三反相器、與非門以及或非門，所述與非門的兩輸入端分別對(duì)應(yīng)連接第一電平轉(zhuǎn)換電路與第二電平轉(zhuǎn)換電路的輸出端，與非門的一輸出端通過(guò)第二反相器連接第二級(jí)電平轉(zhuǎn)換電路的對(duì)應(yīng)輸入端，另一輸出端連接第二級(jí)電平轉(zhuǎn)換電路的對(duì)應(yīng)輸入端；
所述或非門的一輸入端通過(guò)第一反相器連接第二電平轉(zhuǎn)換電路的輸出端，另一輸入端連接第一電平轉(zhuǎn)換電路的輸出端；
所述第三反相器的輸入端為第一控制信號(hào)輸入端，輸出端分別連接第二級(jí)電平轉(zhuǎn)換電路的對(duì)應(yīng)輸入端；
所述每個(gè)反相器、與非門以及或非門電路均由上拉管與下拉管連接組成。
[0007]所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述第二級(jí)電平轉(zhuǎn)換電路，包括第一電平轉(zhuǎn)換單元與第二電平轉(zhuǎn)換單元，所述每個(gè)單元均由上拉管與下拉管串聯(lián)組成。
[0008]所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述輸出級(jí)電路由上拉管與下拉管串接組成。
[0009]所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述上拉管均采用P溝道晶體管，所述下拉管均采用N溝道晶體管。
[0010]所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述第一電平轉(zhuǎn)換電路和所述第二電平轉(zhuǎn)換電路具有相同的電路結(jié)構(gòu)，所述電路結(jié)構(gòu)由三部分組成，P溝道晶體管P13和N溝道晶體管nl3組成第一部分，P溝道晶體管pl2和N溝道晶體管nl2組成第二部分，P溝道晶體管Pll和N溝道晶體管nil組成第三部分，pl3、nl3的柵極相接并分別連接至輸入端子以及nl2柵極，pl3、nl3的漏極分別連接至nil的柵極，pl3、nl3的源極分別對(duì)應(yīng)連接至VDD與地，P12柵極連接至輸出端子，pl2、nl2的漏極相接并連接至pll柵極，pl2、nl2源極分別對(duì)應(yīng)連接至電源VDDH與地，pll、nil的漏極相接并連接至輸出端子，pll、nil的源極分別對(duì)應(yīng)連接至電源VDDH與地。
[0011]所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述第二級(jí)電平轉(zhuǎn)換電路包括P溝道晶體管mpl、mp3以及N溝道晶體管mnl、mn3依此串接形成的第一電平轉(zhuǎn)換單元與P溝道晶體管mp2、mp4以及N溝道晶體管mn2、mn4依此串接形成的第二電平轉(zhuǎn)換單元，mpl、mp2的源極相接并連接至電源VCC, mpl、mp2的襯底相接并連接至電源VCC, mpl柵極連接mp2漏極，mp2柵極連接mpl漏極,mp3的源極與襯底相接并連接至mpl漏極,mp3與mp4的柵極相接并連接于所述第三反相器的輸出端，mp4源極與襯底相接并連接mp2漏極，mp3與mp4漏極分別對(duì)應(yīng)連接于mnl與mn2的漏極,mnl和mn2柵極相接并連接于電源VDDH, mnl和mn2源極分別對(duì)應(yīng)連接于mn3和mn4的漏極,mn3柵極連接所述與非門的輸出端，mn4柵極連接所述第二反相器的輸出端，mn3與mn4的源極相接并接地，mnl、mn2、mn3、mn4襯底相接并接地。
[0012]所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述輸出級(jí)電路包括P溝道晶體管mp5、mp6與N溝道晶體管mn5、mn6, mp5、mp6、mn5、mn6依次串接，mp5源極連接電源VCC, mp5柵極連接所述第二級(jí)電平轉(zhuǎn)換電路中的mp2漏極，mp5漏極連接mp6源極，mp6柵極連接到所述第三反相器輸出端，mn5、mp6的漏極連接到輸出單元電路的輸出端子，mp5與mp6的襯底相接并連接電源VCC, mn5柵極連接電源VDDH,mn5源極連接mn6漏極，mn6柵極連接所述第二反相器輸出端，mn5、mn6的襯底以及mn6源極相接并接地。
[0013]所述輸出單元電路的進(jìn)一步設(shè)計(jì)在于，所述邏輯控制電路中，
第一反相器、第二反相器具有相同的結(jié)構(gòu)，均由P溝道晶體管Pl和N溝道晶體管nl組成，pl、nl的柵極相接并連接到對(duì)應(yīng)反相器的輸入端子，pl、nl的漏極相接并連接到對(duì)應(yīng)反相器的輸出端子，PUnl源極分別對(duì)應(yīng)連接電源VDDH與地；
所述第三反相器由P溝道晶體管P2和N溝道晶體管n2組成，p2與n2的柵極相接并連接至第三反相器的輸入端子，P2和n2漏極相接并連接第三反相器的輸出端子，p2與n2的源極分別對(duì)應(yīng)連接電源VDD與地；
所述與非門電路由三部分組成，第一部分由P溝道晶體管P3、p4以及N溝道晶體管n3、n4組成；第二部分由P溝道晶體管p5和N溝道晶體管n5組成；第三部分由P溝道晶體管p6和N溝道晶體管n6組成，p3與n3的柵極相接并連接與非門電路的一輸入端子，p4與n4的柵極相接并連接另一輸入端子，p3與p4的源極相接并連接電源VDDH，p3與p4的漏極相接并連接n4漏極，n4源極連接n3漏極，n3源極接地；p5與n5的柵極相接并連接n4漏極，P5與n5的源極分別對(duì)應(yīng)連接電源VDDH與地，p5和n5漏極相連接p6和n6的柵極，p6和n6源極分別接VDDH和地，p6和n6漏極相接并連接與非門電路的輸出端子；
所述或非門電路由三部分組成，第一部分由P溝道晶體管P7和p8以及N溝道晶體管n7和n8組成；第二部分由P溝道晶體管p9和N溝道晶體管n9組成；第三部分由P溝道晶體管plO和N溝道晶體管nlO組成，P7柵極和n7柵極相接并連接或非門電路的一輸入端子，P8與n8的柵極相接并連接或非門電路的另一輸入端子，p8源極連接電源VDDH，p8漏極連接p7源極，p7漏極與n8、n7的漏極相連接，n8源極與n7源極相接并接地；p9與n9的柵極接并連接n7漏極，p9與n9的源極分別對(duì)應(yīng)連接電源VDDH與地，p9與n9漏極相接并連接PlO與nlO的柵極，plO與nlO的源極分別對(duì)應(yīng)連接電源VDDH與地，plO與nlO的漏極相接并連接或非門電路的輸出端子。
[0014]本發(fā)明的優(yōu)點(diǎn)如下:
本發(fā)明提供的輸出單元電路采用低電壓工藝，使晶體管在額定電壓下正常工作，在不損害晶體管的使用壽命條件下，可以控制向外輸出電信號(hào)的電平，根據(jù)需要選擇向外界輸出具有高電平電壓信號(hào)或者等于晶體管額定工作電壓信號(hào)。這樣做一方面節(jié)省芯片面積，另一方面降低功耗，有著廣泛的應(yīng)用價(jià)值。
【專利附圖】

【附圖說(shuō)明】
[0015]圖1為所述輸出電平可控制的輸出單元電路的電路圖。
[0016]圖2為所述第一電平轉(zhuǎn)換電路LSl和第二電平轉(zhuǎn)換電路LS2的電路圖。
[0017]圖3為所述第一反相器T3和第二反相器T4電路圖。
[0018]圖4為所述與非門Tl電路圖。
[0019]圖5為所述或非門T2電路圖。
[0020]圖6為所述第三反相器T5電路圖?！揪唧w實(shí)施方式】
[0021]下面結(jié)合附圖對(duì)本發(fā)明方案進(jìn)行詳細(xì)說(shuō)明。
[0022]對(duì)照?qǐng)D1，本實(shí)施例提供的輸出電平可控制的的輸出單元電路包括:第一級(jí)電平轉(zhuǎn)換電路10、邏輯控制電路20、第二級(jí)電平轉(zhuǎn)換電路30以及輸出級(jí)40。第一級(jí)電平轉(zhuǎn)換電路，邏輯控制電路，第二級(jí)電平轉(zhuǎn)換電路和輸出級(jí)電路依次連接。第一級(jí)電平轉(zhuǎn)換電路，用于對(duì)輸入的第一數(shù)據(jù)信號(hào)和使能信號(hào)進(jìn)行第一級(jí)電平轉(zhuǎn)換。邏輯控制電路，包括若干邏輯控制器件，用于接收經(jīng)過(guò)第一級(jí)電平轉(zhuǎn)換的數(shù)據(jù)信號(hào)和使能信號(hào)，再進(jìn)行邏輯組合后輸出第一組合信號(hào)、第二組合信合和第三組合信號(hào)；同時(shí)，接受第一控制信號(hào)，對(duì)第一控制信號(hào)邏輯反相后輸出第二控制信號(hào)。第二級(jí)電平轉(zhuǎn)換電路，用于對(duì)邏輯控制電路輸出的第一組合信號(hào)、第二組合信號(hào)、第二控制信號(hào)進(jìn)行電平轉(zhuǎn)換并輸出經(jīng)過(guò)電平轉(zhuǎn)換的信號(hào)。輸出級(jí)，用于接收經(jīng)過(guò)第二級(jí)電平轉(zhuǎn)換的電壓信號(hào)和邏輯控制電路輸出的第三組合信號(hào)，進(jìn)行電平轉(zhuǎn)換并增加信號(hào)的驅(qū)動(dòng)能力，再輸出至輸出端子。
[0023]本實(shí)施例提供的輸出電平可控制的輸出單元電路包括三個(gè)輸入端子DIN、0E、及LOV以及一個(gè)輸出端子PAD。輸入端DIN為數(shù)據(jù)信號(hào)輸入端，輸入端OE為使能控制信號(hào)輸入端，當(dāng)使能控制信號(hào)OE為邏輯高電平時(shí)，該輸出單元電路通過(guò)輸出端PAD將輸入端數(shù)據(jù)信號(hào)DIN輸出到外部；當(dāng)使能控制信號(hào)OE為邏輯低電平時(shí)，輸出端PAD為高阻態(tài)。輸入端LOV為輸出電平控制信號(hào)輸入端，當(dāng)電源電壓VCC大于VDDH時(shí)LOV取邏輯低電平，當(dāng)VCC等于VDDH時(shí)LOV取邏輯高電平。當(dāng)輸出電平控制信號(hào)LOV為邏輯高電平時(shí)，輸出端PAD向外部輸出擺幅為GND-VDDH數(shù)據(jù)信號(hào)；當(dāng)輸出電平控制信號(hào)LOV為邏輯低電平時(shí)，輸出端PAD向外部輸出擺幅為GND-VCC數(shù)據(jù)信號(hào)。輸出端子PAD為數(shù)據(jù)信號(hào)輸出端。
[0024]對(duì)照?qǐng)D1，本實(shí)施例提供的輸出電平可控制的輸出單元電路包括三個(gè)直流電源，分別為VDD、VDDH以及VCC。VDD電壓值最小，VCC電壓值最大，VDDH電壓值介于VDD和VCC之間。其中電源VDD的電壓值推薦為輸入信號(hào)DIN的高電平電壓值，電源VDDH的電壓值推薦為所述輸入級(jí)晶體管mn5和mp5正常工作的額定電壓值，電源VCC的電壓值推薦為不大于VDD與VDDH的和。
[0025]第一級(jí)電平轉(zhuǎn)換電路包括第一電平轉(zhuǎn)換電路與第二電平轉(zhuǎn)換電路。第一電平轉(zhuǎn)換電路接收第一數(shù)據(jù)信號(hào)，即DIN端子的輸入信號(hào)。第二電平轉(zhuǎn)換電路接收使能信號(hào)，即OE端子的輸入信號(hào)。第一電平轉(zhuǎn)換電路和第二電平轉(zhuǎn)換電路具有相同的電路結(jié)構(gòu)，電路結(jié)構(gòu)由三部分組成，P溝道晶體管P13和N溝道晶體管nl3組成第一部分，P溝道晶體管pl2和N溝道晶體管nl2組成第二部分，P溝道晶體管pll和N溝道晶體管nil組成第三部分，pl3、nl3的柵極相接并分別連接至輸入端子以及nl2柵極，pl3、nl3的漏極分別連接至nil的柵極，pl3、nl3的源極分別對(duì)應(yīng)連接至VDD與地，pl2柵極連接至輸出端子，pl2、nl2的漏極相接并連接至Pll柵極，Pl2、nl2源極分別對(duì)應(yīng)連接至電源VDDH與地，pll、nil的漏極相接并連接至輸出端子，PlUnll的源極分別對(duì)應(yīng)連接至電源VDDH與地。
[0026]邏輯控制電路包括第一反相器、第二反相器、第三反相器、與非門以及或非門，與非門的兩輸入端分別對(duì)應(yīng)連接第一電平轉(zhuǎn)換電路與第二電平轉(zhuǎn)換電路的輸出端，與非門的一輸出端通過(guò)第二反相器連接第二級(jí)電平轉(zhuǎn)換電路的對(duì)應(yīng)輸入端，另一輸出端連接第二級(jí)電平轉(zhuǎn)換電路的對(duì)應(yīng)輸入端。或非門的一輸入端通過(guò)第一反相器連接第二電平轉(zhuǎn)換電路的輸出端，另一輸入端連接第一電平轉(zhuǎn)換電路的輸出端。第三反相器的輸入端為第一控制信號(hào)輸入端，輸出端分別連接第二級(jí)電平轉(zhuǎn)換電路的對(duì)應(yīng)輸入端。每個(gè)反相器、與非門以及或非門電路均由上拉管與下拉管連接組成。
[0027]其中，第一反相器、第二反相器具有相同的結(jié)構(gòu)，均由P溝道晶體管pi和N溝道晶體管nl組成，pUnl的柵極相接并連接到對(duì)應(yīng)反相器的輸入端子OUT。p1、nl的漏極相接并連接到對(duì)應(yīng)反相器的輸出端子，pl、nl源極分別對(duì)應(yīng)連接電源VDDH與地，參見圖3。第三反相器由P溝道晶體管P2和N溝道晶體管n2組成，p2與n2的柵極相接并連接至第三反相器的輸入端子，P2和n2漏極相接并連接第三反相器的輸出端子OUT，p2與n2的源極分別對(duì)應(yīng)連接電源VDD與地，參見圖6。
[0028]與非門電路由三部分組成，參見圖4。第一部分由P溝道晶體管p3、p4以及N溝道晶體管n3、n4組成。第二部分由P溝道晶體管ρ5和N溝道晶體管η5組成。第三部分由P溝道晶體管Ρ6和N溝道晶體管η6組成。ρ3與η3的柵極相接并連接與非門電路的一輸入端子，Ρ4與η4的柵極相接并連接另一輸入端子，ρ3與ρ4的源極相接并連接電源VDDH，ρ3與ρ4的漏極相接并連接η4漏極,η4源極連接η3漏極,η3源極接地；ρ5與η5的柵極相接并連接η4漏極，ρ5與η5的源極分別對(duì)應(yīng)連接電源VDDH與地，ρ5和η5漏極相連接ρ6和η6的柵極，ρ6和η6源極分別接VDDH和地，ρ6和η6漏極相接并連接與非門電路的輸出端子。
[0029]或非門電路由三部分組成，參見圖5。第一部分由P溝道晶體管ρ7和ρ8以及N溝道晶體管π7和η8組成。第二部分由P溝道晶體管ρ9和N溝道晶體管η9組成。第三部分由P溝道晶體管PlO和N溝道晶體管nlO組成。P7柵極和n7柵極相接并連接或非門電路的一輸入端子，P8與n8的柵極相接并連接或非門電路的另一輸入端子。p8源極連接電源VDDH，p8漏極連接p7源極，p7漏極與n8、n7的漏極相連接，n8源極與n7源極相接并接地。p9與n9的柵極接并連接n7漏極，p9與n9的源極分別對(duì)應(yīng)連接電源VDDH與地，p9與n9漏極相接并連接plO與nlO的柵極，plO與nlO的源極分別對(duì)應(yīng)連接電源VDDH與地，PlO與nlO的漏極相接并連接或非門電路的輸出端子。
[0030]第二級(jí)電平轉(zhuǎn)換電路，包括第一電平轉(zhuǎn)換單元與第二電平轉(zhuǎn)換單元，每個(gè)單元均由上拉管與下拉管串聯(lián)連接組成。第二級(jí)電平轉(zhuǎn)換電路包括P溝道晶體管mpl、mp3以及N溝道晶體管mnl、mn3依此串接形成的第一電平轉(zhuǎn)換單元與P溝道晶體管mp2、mp4以及N溝道晶體管mn2、mn4依此串接形成的第二電平轉(zhuǎn)換單元，mpl、mp2的源極相接并連接至電源VCC, mpl、mp2的襯底相接并連接至電源VCC, mpl柵極連接mp2漏極，mp2柵極連接mpl漏極，mp3的源極與襯底相接并連接至mpl漏極，mp3與mp4的柵極相接并連接于第三反相器的輸出端，mp4源極與襯底相接并連接mp2漏極，mp3與mp4漏極分別對(duì)應(yīng)連接于mnl與mn2的漏極,mnl和mn2柵極相接并連接于電源VDDH, mnl和mn2源極分別對(duì)應(yīng)連接于mn3和mn4的漏極，mn3柵極連接與非門的輸出端，mn4柵極連接第二反相器的輸出端，mn3與mn4的源極相接并接地,mnl、mn2、mn3、mn4襯底相接并接地。
[0031]輸出級(jí)電路由上拉管與下拉管串接組成。輸出級(jí)電路包括P溝道晶體管mp5、mp6與N溝道晶體管mn5、mn6, mp5、mp6、mn5、mn6依次串接，mp5源極連接電源VCC, mp5柵極連接第二級(jí)電平轉(zhuǎn)換電路中的mp2漏極，mp5漏極連接mp6源極，mp6柵極連接到第三反相器輸出端，mn5、mp6的漏極連接到輸出單元電路的輸出端子，mp5與mp6的襯底相接并連接電源VCC, mn5柵極連接電源VDDH,mn5源極連接mn6漏極，mn6柵極連接第二反相器輸出端，mn5、mn6的襯底以及mn6源極相接并接地。
[0032]本實(shí)施例中，采用雙柵氧cmos標(biāo)準(zhǔn)工藝，上拉管均采用P溝道晶體管，所述下拉管均采用N溝道晶體管。對(duì)照?qǐng)D2，其中晶體管pll，pl2，nll和nl2采用厚柵氧晶體管；而晶體管nl3和pl3采用薄柵氧晶體管。對(duì)照?qǐng)D3，晶體管pi和nl采用厚柵氧晶體管；對(duì)照?qǐng)D
4,其中晶體管p3, p4, p5, p6, n3, n4, n5以及n6采用厚柵氧晶體管；對(duì)照?qǐng)D5,其中晶體管p7，p8，p9，plO, n7，n8，n9以及nlO采用厚柵氧晶體管；對(duì)照?qǐng)D6，晶體管p2和n2采用薄柵氧晶體管。其中薄柵氧晶體管工作在電壓VDD的范圍，而厚柵氧晶體管推薦工作在電壓VDDH 的范圍。對(duì)照?qǐng)D 1，晶體管 mpl, mp2, mp3, mp4, mp5, mp6, mnl, mn2, mn3, mn4, mn5 以及mn6都采用厚柵氧晶體管。
[0033]對(duì)照?qǐng)D1，本實(shí)施例提供的輸出電平可控制的輸出單元電路工作原理為:所有輸入信號(hào)擺幅為GND-VDD，當(dāng)輸入控制信號(hào)OE為邏輯高電平即為VDD，OE的信號(hào)VDD通過(guò)第二電平轉(zhuǎn)換電路LS2轉(zhuǎn)換為VDDH使所述輸出電路向外輸出數(shù)據(jù)信號(hào)DIN，DIN的輸入信號(hào)擺幅為GND-VDD，經(jīng)過(guò)第一電平轉(zhuǎn)換電路LSl轉(zhuǎn)換為擺幅為GND-VDDH的信號(hào)傳遞給第二級(jí)電平轉(zhuǎn)換電路，當(dāng)電源VCC的電壓值大于電源VDDH，第二級(jí)電平轉(zhuǎn)換電路將擺幅為GND-VDDH的信號(hào)轉(zhuǎn)換為擺幅為VDD-VCC的信號(hào)輸出給所述輸出級(jí)，再經(jīng)過(guò)輸出級(jí)轉(zhuǎn)換為擺幅為GND-VCC的輸出信號(hào)向外部輸出。當(dāng)電源VCC的電壓值等于電源VDDH，第二級(jí)電平轉(zhuǎn)換電路將擺幅為GND-VDDH的信號(hào)轉(zhuǎn)換為擺幅為GND-VCC的信號(hào)輸出給所述輸出級(jí)，再經(jīng)過(guò)輸出級(jí)保持為擺幅為GND-VCC的輸出信號(hào)向外部輸出。
[0034]以0.18um-l.8V/3.3V 工藝為實(shí)施例，電源 VDD 為 1.8V, VDDH 為 3.3V，VCC 為 3.3V或者 5V.對(duì)照?qǐng)D1,晶體管 mpl，mp2, mp3, mp4, mp5, mp6, mnl, mn2, mn3, mn4, mn5 以及 mn6都采用3.3V晶體管。對(duì)照?qǐng)D2，其中晶體管pll，pl2，nll和nl2采用3.3V晶體管；而晶體管nl3和pl3采用1.8V晶體管。對(duì)照?qǐng)D3，晶體管pi和nl采用3.3V晶體管；對(duì)照?qǐng)D4，晶體管p3, p4, p5, p6, n3, n4, n5以及n6采用3.3V晶體管;對(duì)照?qǐng)D5,晶體管p7, p8, p9, plO,n7，n8，n9以及nlO采用3.3V晶體管；對(duì)照?qǐng)D6，晶體管p2和n2采用1.8V晶體管。
[0035]當(dāng)電源VCC為5V時(shí)，輸入信號(hào)LOV為邏輯低電平0，當(dāng)使能控制信號(hào)OE為邏輯高電平即1.8V，DIN的輸入信號(hào)擺幅為0-1.8V，經(jīng)過(guò)第一電平轉(zhuǎn)換電路LSl轉(zhuǎn)換為擺幅為
0-3.3V的信號(hào)傳遞給第二級(jí)電平轉(zhuǎn)換電路，第二級(jí)電平轉(zhuǎn)換電路將擺幅為0-3.3V的信號(hào)轉(zhuǎn)換為擺幅為1.8-5V的信號(hào)輸出給所述輸出級(jí)，再經(jīng)過(guò)輸出級(jí)轉(zhuǎn)換為擺幅為0-5V的輸出信號(hào)向外部輸出。
[0036]當(dāng)電源VCC的電壓值等于3.3V，輸入信號(hào)LOV為邏輯高低電平1.8V，當(dāng)使能控制信號(hào)OE為邏輯高電平即1.8V, DIN的輸入信號(hào)擺幅為0-1.8V,經(jīng)過(guò)第一電平轉(zhuǎn)換電路LSl轉(zhuǎn)換為擺幅為0-3.3V的信號(hào)傳遞給第二級(jí)電平轉(zhuǎn)換電路，第二級(jí)電平轉(zhuǎn)換電路將擺幅為0-3.3V的信號(hào)保持為擺幅為0-3.3V的信號(hào)輸出給所述輸出級(jí)，再經(jīng)過(guò)輸出級(jí)增強(qiáng)驅(qū)動(dòng)力后向外部輸出擺幅為0-3.3V的輸出信號(hào)。
[0037]本實(shí)施例提供的輸出單元電路采用低電壓工藝，使晶體管在額定電壓下正常工作，在不損害晶體管的使用壽命條件下，可以控制向外輸出電信號(hào)的電平，根據(jù)需要選擇向外界輸出具有高電平電壓信號(hào)或者等于晶體管額定工作電壓信號(hào)。這樣做一方面節(jié)省芯片面積，另一方面降低功耗，有著廣泛的應(yīng)用價(jià)值。
【權(quán)利要求】
1.一種輸出電平可控制的輸出單元電路，其特征在于包括 第一級(jí)電平轉(zhuǎn)換電路，用于對(duì)輸入的第一數(shù)據(jù)信號(hào)和使能信號(hào)進(jìn)行第一級(jí)電平轉(zhuǎn)換； 邏輯控制電路，包括若干邏輯控制器件，用于接收經(jīng)過(guò)第一級(jí)電平轉(zhuǎn)換的數(shù)據(jù)信號(hào)和使能信號(hào)，再進(jìn)行邏輯組合后輸出第一組合信號(hào)、第二組合信號(hào)和第三組合信號(hào)；接受第一控制信號(hào)，對(duì)所述第一控制信號(hào)邏輯反相后輸出第二控制信號(hào)； 第二級(jí)電平轉(zhuǎn)換電路，用于對(duì)邏輯控制電路輸出的第一組合信號(hào)、第二組合信號(hào)、第二控制信號(hào)進(jìn)行電平轉(zhuǎn)換并輸出經(jīng)過(guò)電平轉(zhuǎn)換的信號(hào)； 輸出級(jí)，用于接收所述經(jīng)過(guò)第二級(jí)電平轉(zhuǎn)換的信號(hào)和邏輯控制電路輸出的所述第三組合信號(hào)，進(jìn)行電平轉(zhuǎn)換并增加信號(hào)的驅(qū)動(dòng)能力，再輸出至輸出端子。
2.根據(jù)權(quán)利要求1所述的輸出單元電路，其特征在于所述第一級(jí)電平轉(zhuǎn)換電路包括第一電平轉(zhuǎn)換電路與第二電平轉(zhuǎn)換電路； 所述第一電平轉(zhuǎn)換 電路接收所述第一數(shù)據(jù)信號(hào)； 所述第二電平轉(zhuǎn)換電路接收所述使能信號(hào)； 第一電平轉(zhuǎn)換電路與第二電平轉(zhuǎn)換電路均由上拉管與下拉管連接組成。
3.根據(jù)權(quán)利要求1所述的輸出單元電路，其特征在于所述邏輯控制電路，包括第一反相器、第二反相器、第三反相器、與非門以及或非門，所述與非門的兩輸入端分別對(duì)應(yīng)連接第一電平轉(zhuǎn)換電路與第二電平轉(zhuǎn)換電路的輸出端，與非門的一輸出端通過(guò)第二反相器連接第二級(jí)電平轉(zhuǎn)換電路的對(duì)應(yīng)輸入端，另一輸出端連接第二級(jí)電平轉(zhuǎn)換電路的對(duì)應(yīng)輸入端； 所述或非門的一輸入端通過(guò)第一反相器連接第二電平轉(zhuǎn)換電路的輸出端，另一輸入端連接第一電平轉(zhuǎn)換電路的輸出端； 所述第三反相器的輸入端為第一控制信號(hào)輸入端，輸出端分別連接第二級(jí)電平轉(zhuǎn)換電路的對(duì)應(yīng)輸入端； 所述每個(gè)反相器、與非門以及或非門電路均由上拉管與下拉管連接組成。
4.根據(jù)權(quán)利要求1所述的輸出單元電路，其特征在于所述第二級(jí)電平轉(zhuǎn)換電路，包括第一電平轉(zhuǎn)換單元與第二電平轉(zhuǎn)換單元，所述每個(gè)單元均由上拉管與下拉管連接組成。
5.根據(jù)權(quán)利要求1所述的輸出單元電路，其特征在于所述輸出級(jí)電路由上拉管與下拉管串接組成。
6.根據(jù)權(quán)利要求2-5的任意一項(xiàng)所述的輸出單元電路，其特征在于所述上拉管均采用P溝道晶體管，所述下拉管均采用N溝道晶體管。
7.根據(jù)權(quán)利要求6所述的輸出單元電路，其特征在于所述第一電平轉(zhuǎn)換電路和所述第二電平轉(zhuǎn)換電路具有相同的電路結(jié)構(gòu)，所述電路結(jié)構(gòu)由三部分組成，P溝道晶體管pl3和N溝道晶體管nl3組成第一部分，P溝道晶體管pl2和N溝道晶體管nl2組成第二部分，P溝道晶體管Pll和N溝道晶體管nil組成第三部分，pl3、nl3的柵極相接并分別連接至輸入端子以及nl2柵極，pl3、nl3的漏極分別連接至nil的柵極，pl3、nl3的源極分別對(duì)應(yīng)連接至VDD與地，pl2柵極連接至輸出端子，pl2、nl2的漏極相接并連接至pll柵極，pl2、nl2源極分別對(duì)應(yīng)連接至電源VDDH與地，plUnll的漏極相接并連接至輸出端子，pll、nil的源極分別對(duì)應(yīng)連接至電源VDDH與地。
8.根據(jù)權(quán)利要求6所述的輸出單元電路，其特征在于所述第二級(jí)電平轉(zhuǎn)換電路包括P溝道晶體管mpl、mp3以及N溝道晶體管mnl、mn3依此串接形成的第一電平轉(zhuǎn)換單元與P溝道晶體管mp2、mp4以及N溝道晶體管mn2、mn4依此串接形成的第二電平轉(zhuǎn)換單元，mpl、mp2的源極相接并連接至電源VCC, mpl、mp2的襯底相接并連接至電源VCC, mpl柵極連接mp2漏極,mp2柵極連接mpl漏極,mp3的源極與襯底相接并連接至mpl漏極,mp3與mp4的柵極相接并連接于所述第三反相器的輸出端，mp4源極與襯底相接并連接mp2漏極，mp3與mp4漏極分別對(duì)應(yīng)連接于mnl與mn2的漏極,mnl和mn2柵極相接并連接于電源VDDH, mnl和mn2源極分別對(duì)應(yīng)連接于mn3和mn4的漏極,mn3柵極連接所述與非門的輸出端，mn4柵極連接所述第二反相器的輸出端，mn3與mn4的源極相接并接地，mnl、mn2、mn3、mn4襯底接并接地。
9.根據(jù)權(quán)利要求6所述的輸出單元電路，其特征在于所述輸出級(jí)電路包括P溝道晶體管mp5、mp6與N溝道晶體管mn5、mn6, mp5、mp6、mn5、mn6依次串接，mp5源極連接電源VCC,mp5柵極連接所述第二級(jí)電平轉(zhuǎn)換電路中的mp2漏極，mp5漏極連接mp6源極，mp6柵極連接到所述第三反相器輸出端，mn5、mp6的漏極連接到輸出單元電路的輸出端子，mp5與mp6的襯底相接并連接電源VCC, mn5柵極連接電源VDDH,mn5源極連接mn6漏極，mn6柵極連接所述第二反相器輸出端，mn5、mn6的襯底以及mn6源極相接并接地。
10.根據(jù)權(quán)利要求6所述的輸出單元電路，其特征在于所述邏輯控制電路中， 第一反相器、第二反相器具有相同的結(jié)構(gòu)，均由P溝道晶體管Pl和N溝道晶體管nl組成，pl、nl的柵極相接并連接到對(duì)應(yīng)反相器的輸入端子，pl、nl的漏極相接并連接到對(duì)應(yīng)反相器的輸出端子，PUnl源極分別對(duì)應(yīng)連接電源VDDH與地； 所述第三反相器由P溝道晶體管P2和N溝道晶體管n2組成，p2與n2的柵極相接并連接至第三反相器的輸入端子，P2和n2漏極相接并連接第三反相器的輸出端子，p2與n2的源極分別對(duì)應(yīng)連接電源VDD與地； 所述與非門電路由三部分組成，第一部分由P溝道晶體管P3、p4以及N溝道晶體管n3、n4組成；第二部分由P溝道晶體管p5和N溝道晶體管n5組成；第三部分由P溝道晶體管p6和N溝道晶體管n6組成，p3與n3的柵極相接并連接與非門電路的一輸入端子，p4與n4的柵極相接并連接另一輸入端子，p3與p4的源極相接并連接電源VDDH，p3與p4的漏極相接并連接n4漏極，n4源極連接n3漏極，n3源極接地；p5與n5的柵極相接并連接n4漏極，P5與n5的源極分別對(duì)應(yīng)連接電源VDDH與地，p5和n5漏極相連接p6和n6的柵極，p6和n6源極分別接VDDH和地，p6和n6漏極相接并連接與非門電路的輸出端子； 所述或非門電路由三部分組成，第一部分由P溝道晶體管P7和p8以及N溝道晶體管n7和n8組成；第二部分由P溝道晶體管p9和N溝道晶體管n9組成；第三部分由P溝道晶體管plO和N溝道晶體管nlO組成，P7柵極和n7柵極相接并連接或非門電路的一輸入端子，P8與n8的柵極相接并連接或非門電路的另一輸入端子，p8源極連接電源VDDH，p8漏極連接p7源極，p7漏極與n8、n7的漏極相連接，n8源極與n7源極相接并接地；p9與n9的柵極接并連接n7漏極，p9與n9的源極分別對(duì)應(yīng)連接電源VDDH與地，p9與n9漏極相接并連接PlO與nlO的柵極，plO與nlO的源極分別對(duì)應(yīng)連接電源VDDH與地，plO與nlO的漏極相接并連接或非門電路的輸出端子。
【文檔編號(hào)】H03K19/0185GK103795401SQ201410053773
【公開日】2014年5月14日 申請(qǐng)日期:2014年2月18日 優(yōu)先權(quán)日:2014年2月18日
【發(fā)明者】彭飛, 彭艷軍, 孫玲, 夏峻, 孫海燕 申請(qǐng)人:南通大學(xué)