具有雙端口從鎖存器的正邊緣預(yù)設(shè)觸發(fā)器的制造方法
【專利摘要】本發(fā)明涉及具有雙端口從鎖存器的正邊緣預(yù)設(shè)觸發(fā)器。在本發(fā)明的實(shí)施例中，一種觸發(fā)器電路含有2輸入多路復(fù)用器、主鎖存器、傳送門及從鎖存器。所述多路復(fù)用器的掃描啟用控制信號SE及SEN確定將數(shù)據(jù)還是掃描數(shù)據(jù)輸入到所述主鎖存器。時(shí)鐘信號CKT及CLKZ以及保持控制信號RET及RETN確定何時(shí)鎖存所述主鎖存器。所述從鎖存器經(jīng)配置以接收所述主鎖存器的輸出、第二數(shù)據(jù)位D2、所述時(shí)鐘信號CKT及CLKZ、所述保持控制信號RET及RETN、從控制信號SS及SSN。所述信號CKT、CLKZ、RET、RETN、SS、SSN及PREN確定在所述從鎖存器中鎖存所述主鎖存器的所述輸出還是所述第二數(shù)據(jù)位D2?？刂菩盘朢ET及RETN確定在保持模式期間何時(shí)將數(shù)據(jù)存儲于所述從鎖存器中。
【專利說明】具有雙端口從鎖存器的正邊緣預(yù)設(shè)觸發(fā)器
[0001]相關(guān)申請案交叉參考
[0002]本申請案主張對2013年2月18日申請的第61 / 765，988號臨時(shí)申請案的優(yōu)先權(quán)。
【技術(shù)領(lǐng)域】
[0003]本申請案涉及觸發(fā)器電路。
【背景技術(shù)】
[0004]目前在半導(dǎo)體及電子器件工業(yè)中存在數(shù)個(gè)趨勢。不斷地使裝置更小、更快且需要更少電力。這些趨勢的一個(gè)原因是，正在制作更個(gè)人的裝置，其為相對小且便攜的，借此依賴于電池作為其主要供應(yīng)。舉例來說，蜂窩式電話、個(gè)人計(jì)算裝置及個(gè)人音響系統(tǒng)為消費(fèi)者市場上需求量很大的裝置。甚至在不向電子裝置供應(yīng)電力時(shí)也保持這些裝置上的數(shù)據(jù)也為重要的。通常使用非易失性存儲器電路及非易失性邏輯電路來滿足這些要求。
[0005]非易失性邏輯實(shí)施方案通常需要從在循序元件(例如觸發(fā)器)外部的源(例如非易失性存儲器)更新所述循序元件。當(dāng)實(shí)施非易失性邏輯電路以允許更新循序元件時(shí)，期望非易失性邏輯電路的實(shí)施方案不顯著減慢循序元件的操作。

【發(fā)明內(nèi)容】

[0006]一實(shí)施例揭不一種觸發(fā)器電路,其包括:
[0007]多路復(fù)用器，其經(jīng)配置以接收第一數(shù)據(jù)位(Dl)、掃描數(shù)據(jù)位(SD)、掃描啟用控制信號(SE)及所述掃描啟用控制信號(SE)的二進(jìn)制邏輯補(bǔ)數(shù)信號(SEN)，其中所述掃描啟用控制信號(SE)及(SEN)確定所述多路復(fù)用器的數(shù)據(jù)輸出(MXO)是數(shù)據(jù)位(Dl)的二進(jìn)制補(bǔ)數(shù)還是掃描數(shù)據(jù)位(SD)的二進(jìn)制補(bǔ)數(shù)；
[0008]主鎖存器，其經(jīng)配置以接收所述多路復(fù)用器的所述數(shù)據(jù)輸出(MXO)、時(shí)鐘信號(CKT)、所述時(shí)鐘信號(CKT)的二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、保持控制信號(RET)、所述保持控制信號(RET)的二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)及預(yù)設(shè)信號(PREN)，其中信號(CKT)、(CLKZ)、(RET)、(RETN)及(PREN)確定何時(shí)在所述主鎖存器的輸出(MLO)上呈現(xiàn)所述數(shù)據(jù)輸出(MXO)的二進(jìn)制邏輯值及何時(shí)在所述主鎖存器中鎖存所述主鎖存器的所述輸出(MLO)；
[0009]傳送門，其中所述傳送門在所述時(shí)鐘信號(CKT)從低邏輯值轉(zhuǎn)變到邏輯高值時(shí)將數(shù)據(jù)從所述主鎖存器的所述輸出(MLO)傳送到所述傳送門的輸出；其中所述傳送門在信號PREN從邏輯“I”轉(zhuǎn)變到邏輯“O”時(shí)將數(shù)據(jù)從所述主鎖存器的所述輸出(MLO)傳送到所述傳送門的所述輸出；
[0010]從鎖存器，其經(jīng)配置以接收所述傳送門的所述輸出、第二數(shù)據(jù)位(D2)、所述時(shí)鐘信號(CKT)、所述時(shí)鐘信號(CKT)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、所述保持控制信號(RET)、所述保持控制信號(RET)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)、從控制信號(SS)及所述從控制信號(SS)的二進(jìn)制邏輯補(bǔ)數(shù)信號(SSN)，其中信號(CKT)、(CLKZ)、(RET)、(RETN)、(SS)及(SSN)確定在所述從鎖存器中鎖存所述傳送門的所述輸出還是所述第二數(shù)據(jù)位(D2);其中所述傳送門的所述輸出為(QN)。
[0011]另一實(shí)施例揭示一種觸發(fā)器電路，其包括:
[0012]第一反相器，其經(jīng)配置以接收數(shù)據(jù)位(Dl)且輸出所述數(shù)據(jù)位(Dl)的二進(jìn)制邏輯補(bǔ)數(shù)(DlN)；
[0013]主鎖存器，其經(jīng)配置以接收所述二進(jìn)制邏輯補(bǔ)數(shù)(DlN)、時(shí)鐘信號CKT、所述時(shí)鐘信號(CKT)的二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、保持控制信號(RET)、所述保持控制信號(RET)的二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)及預(yù)設(shè)信號(PREN)，其中信號CKT、CLKZ, RET、RETN及PREN確定何時(shí)在所述主鎖存器的輸出(MLO)上呈現(xiàn)所述數(shù)據(jù)位(Dl)的二進(jìn)制邏輯值及何時(shí)在所述主鎖存器中鎖存所述主鎖存器的所述輸出(MLO)；
[0014]傳送門，其中所述傳送門在所述時(shí)鐘信號CKT從低邏輯值轉(zhuǎn)變到邏輯高值時(shí)將數(shù)據(jù)從所述主鎖存器的所述輸出(MLO)傳送到所述傳送門的輸出；其中所述傳送門在信號PREN從邏輯“I”轉(zhuǎn)變到邏輯“O”時(shí)將數(shù)據(jù)從所述主鎖存器的所述輸出(MLO)傳送到所述傳送門的所述輸出；
[0015]從鎖存器，其經(jīng)配置以接收所述傳送門的所述輸出、第二數(shù)據(jù)位(D2)、所述時(shí)鐘信號(CKT)、所述時(shí)鐘信號(CKT)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、所述保持控制信號(RET)、所述保持控制信號(RET)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)、從控制信號(SS)及所述從控制信號(SS)的二進(jìn)制邏輯補(bǔ)數(shù)信號(SSN)，其中信號(CKT)、(CLKZ)、(RET)、(RETN)、
(SS)及(SSN)確定在所述從鎖存器中鎖存所述傳送門的所述輸出還是所述第二數(shù)據(jù)位(D2);其中所述傳送門的所述輸出為(QN)。
[0016]又一實(shí)施例揭示一種觸發(fā)器電路，其包括:
[0017]第一反相器，其經(jīng)配置以接收數(shù)據(jù)位(Dl)且輸出所述數(shù)據(jù)位(Dl)的二進(jìn)制邏輯補(bǔ)數(shù)(DlN);其中所述第一反相器包括PMOS晶體管及NMOS晶體管，其中所述PMOS晶體管的源極電連接到第一電力供應(yīng)VDDl，所述PMOS及NMOS晶體管的柵極電連接到數(shù)據(jù)位(Dl)，所述PMOS及NMOS晶體管的漏極電連接到所述二進(jìn)制邏輯補(bǔ)數(shù)數(shù)據(jù)位DlN且所述NMOS晶體管的源極電連接到接地；
[0018]主鎖存器，其經(jīng)配置以接收所述二進(jìn)制邏輯補(bǔ)數(shù)(DlN)、時(shí)鐘信號CKT、所述時(shí)鐘信號(CKT)的二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、保持控制信號(RET)、所述保持控制信號(RET)的二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)及預(yù)設(shè)控制信號(PREN)，其中信號CKT、CLKZ、RET、RETN及PREN確定何時(shí)在所述主鎖存器的輸出(MLO)上呈現(xiàn)數(shù)據(jù)輸出(MXO)的二進(jìn)制邏輯值及何時(shí)在所述主鎖存器中鎖存所述主鎖存器的所述輸出(MLO);其中所述主鎖存器包括:
[0019]第一時(shí)控反相器，所述第一時(shí)控反相器具有數(shù)據(jù)輸入、三個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述數(shù)據(jù)輸出(MXO)，第一控制輸入電連接到CKT且第二控制輸入連接到CLKZ且第三控制輸入電連接到PREN ；
[0020]第一三態(tài)反相器，所述第一三態(tài)反相器具有數(shù)據(jù)輸入、兩個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述第一時(shí)控反相器的所述數(shù)據(jù)輸出，第一控制輸入電連接到RET且第二控制輸入連接到RETN ；
[0021]第二時(shí)控反相器，所述第二時(shí)控反相器具有數(shù)據(jù)輸入、三個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述第一三態(tài)反相器的所述數(shù)據(jù)輸出，第一控制輸入電連接到CKT，第二控制輸入連接到CLKZ，第三控制輸入連接到PREN，且所述第二時(shí)控反相器的所述輸出電連接到所述第一時(shí)控反相器的所述輸出且電連接到所述第一三態(tài)反相器的所述輸A ；
[0022]從鎖存器，其經(jīng)配置以接收所述主鎖存器的所述輸出(MXO)、第二數(shù)據(jù)位(D2)、所述時(shí)鐘信號(CKT)、所述時(shí)鐘信號(CKT)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、所述保持控制信號(RET)、所述保持控制信號(RET)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)、從控制信號(SS)及所述從控制信號(SS)的二進(jìn)制邏輯補(bǔ)數(shù)信號(SSN)，其中信號CKT、CLKZ、RET、RETN、SS及SSN確定在所述從鎖存器中鎖存所述主鎖存器的所述輸出(MLO)的二進(jìn)制邏輯值還是所述第二數(shù)據(jù)位Φ2);其中所述從鎖存器包括:
[0023]第二三態(tài)反相器，所述第二三態(tài)反相器具有數(shù)據(jù)輸入、兩個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述主鎖存器的所述輸出(MXO)，第一控制輸入電連接到所述控制信號SS，且第二控制輸入連接到控制信號SSN ；
[0024]第三三態(tài)反相器，所述第三三態(tài)反相器具有數(shù)據(jù)輸入、兩個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述第二數(shù)據(jù)位(D2)，第一控制輸入電連接到控制信號SS，且第二控制輸入連接到控制信號SSN，且所述第二及第三三態(tài)反相器的所述輸出彼此電連接;
[0025]第三時(shí)控反相器，所述第三時(shí)控反相器具有數(shù)據(jù)輸入、四個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述第二及第三三態(tài)反相器的所述數(shù)據(jù)輸出，第一控制輸入電連接到CKT，第二控制輸入連接到CLKZ，第三控制輸入電連接到RET，第四控制輸入電連接到RETN，且所述第三時(shí)控反相器的所述輸出電連接到所述第二三態(tài)反相器的所述輸入；
[0026]傳送門，其中所述傳送門在所述時(shí)鐘信號CKT從低邏輯值轉(zhuǎn)變到邏輯高值時(shí)將數(shù)據(jù)從所述主鎖存器的所述輸出(MLO)傳送到所述從鎖存器；其中所述傳送門在信號PREN從邏輯“I”轉(zhuǎn)變到邏輯“O”時(shí)將數(shù)據(jù)從所述主鎖存器的所述輸出(MLO)傳送到所述傳送門的所述輸出；其中所述傳送門包括:
[0027]NMOS晶體管，其具有柵極、漏極及源極，其中所述NMOS晶體管的所述柵極電連接到 CKT ；
[0028]PMOS晶體管，其具有柵極、漏極及源極，其中所述PMOS晶體管的所述柵極電連接到CLKZ，所述NMOS及PMOS晶體管的所述漏極電連接，且所述NMOS及PMOS晶體管的所述源極電連接。
[0029]再一實(shí)施例揭示一種在保持模式中將數(shù)據(jù)寫入到觸發(fā)器的從鎖存器中的方法，其包括:
[0030]將第一電力供應(yīng)(VDDl)與多路復(fù)用器切斷連接，其中所述多路復(fù)用器經(jīng)配置以接收第一數(shù)據(jù)位(Dl)、掃描數(shù)據(jù)位(SD)、掃描啟用控制信號(SE)及所述掃描啟用控制信號(SE)的二進(jìn)制邏輯補(bǔ)數(shù)信號(SEN)，其中所述掃描啟用控制信號(SE)及(SEN)確定所述多路復(fù)用器的數(shù)據(jù)輸出(MXO)是數(shù)據(jù)位(Dl)的二進(jìn)制補(bǔ)數(shù)還是掃描數(shù)據(jù)位(SD)的二進(jìn)制補(bǔ)數(shù)；
[0031]將所述第一電力供應(yīng)(VDDl)與主鎖存器切斷連接，其中所述主鎖存器經(jīng)配置以接收所述多路復(fù)用器的所述數(shù)據(jù)輸出(MXO)、時(shí)鐘信號(CKT)、所述時(shí)鐘信號(CKT)的二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、保持控制信號(RET)、所述保持控制信號(RET)的二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)及預(yù)設(shè)信號(PREN)，其中信號(CKT)、(CLKZ)、(RET)、(RETN)及(PREN)確定何時(shí)在所述主鎖存器的輸出(MLO)上呈現(xiàn)所述數(shù)據(jù)輸出(MXO)的二進(jìn)制邏輯值及何時(shí)在所述主鎖存器中鎖存所述主鎖存器的所述輸出(MLO)；
[0032]將第二電力供應(yīng)(VDD2)連接到所述從鎖存器，其中所述從鎖存器經(jīng)配置以接收傳送門的輸出、第二數(shù)據(jù)位(D2)、所述時(shí)鐘信號(CKT)、所述時(shí)鐘信號(CKT)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、所述保持控制信號(RET)、所述保持控制信號(RET)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)、從控制信號(SS)及所述從控制信號(SS)的二進(jìn)制邏輯補(bǔ)數(shù)信號(SSN)，其中信號(CKT)、(CLKZ)、(RET)、(RETN)、(SS)及(SSN)確定在所述從鎖存器中鎖存所述傳送門的所述輸出還是所述第二數(shù)據(jù)位(D2);其中所述傳送門的所述輸出為(QN)；
[0033]通過將所述保持控制信號(RET)驅(qū)動到邏輯高值且將所述保持控制信號(RETN)驅(qū)動到邏輯低值而進(jìn)入保持模式；
[0034]將所述第二數(shù)據(jù)位(D2)驅(qū)動到二進(jìn)制邏輯電平；
[0035]通過將所述從控制信號(SS)驅(qū)動到邏輯高值且將所述從控制信號(SSN)驅(qū)動到邏輯低值而將所述第二數(shù)據(jù)位(D2)寫入到所述觸發(fā)器的所述從鎖存器中；
[0036]通過將所述從控制信號(SS)驅(qū)動到邏輯低值且將所述從控制信號(SSN)驅(qū)動到邏輯高值而將所述第二數(shù)據(jù)位(D2)鎖存到所述觸發(fā)器的所述從鎖存器中；
[0037]將所述第一電力供應(yīng)(VDDl)連接到所述多路復(fù)用器及所述主鎖存器；
[0038]通過將控制信號(RET)驅(qū)動到邏輯低值且將保持控制信號(RETN)驅(qū)動到邏輯高值而退出所述保持模式并進(jìn)入功能模式。
[0039]又一實(shí)施例揭示一種當(dāng)在功能模式中時(shí)將數(shù)據(jù)寫入到觸發(fā)器的從鎖存器的方法，其包括:
[0040]通過將保持控制信號(RET)驅(qū)動到邏輯低值且將保持控制信號(RETN)驅(qū)動到邏輯高值而進(jìn)入所述功能模式；
[0041]通過將時(shí)鐘信號(CKT)驅(qū)動到邏輯低電平且通過將時(shí)鐘信號(CKZ)驅(qū)動到邏輯高電平而停用數(shù)據(jù)從主鎖存器到所述從鎖存器的傳送，其中時(shí)鐘信號(CKT)及(CKZ)停用數(shù)據(jù)從主鎖存器的輸出(MLO)到傳送門的輸出的傳送；
[0042]將所述從鎖存器的第二數(shù)據(jù)位(D2)驅(qū)動到二進(jìn)制邏輯電平，其中所述從鎖存器經(jīng)配置以接收所述傳送門的所述輸出、第二數(shù)據(jù)位(D2)、所述時(shí)鐘信號(CKT)、所述時(shí)鐘信號(CKT)的二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、所述保持控制信號(RET)、所述保持控制信號(RET)的二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)、從控制信號(SS)及所述從控制信號(SS)的二進(jìn)制邏輯補(bǔ)數(shù)信號(SSN)，其中信號(CKT)、(CLKZ)、(RET)、(RETN)、(SS)及(SSN)確定在所述從鎖存器中鎖存所述傳送門的所述輸出還是所述第二數(shù)據(jù)位(D2);其中所述傳送門的所述輸出為(QN);
[0043]通過將所述從控制信號(SS)驅(qū)動到邏輯高值且將所述從控制信號(SSN)驅(qū)動到邏輯低值而將所述第二數(shù)據(jù)位(D2)寫入到所述觸發(fā)器的所述從鎖存器中；
[0044]通過將所述從控制信號(SS)驅(qū)動到邏輯低值且將所述從控制信號(SSN)驅(qū)動到邏輯高值而將所述第二數(shù)據(jù)位(D2)鎖存到所述觸發(fā)器的所述從鎖存器中；
[0045]允許CKT及CKZ雙態(tài)切換?！緦＠綀D】

【附圖說明】
[0046]圖1是根據(jù)本發(fā)明的實(shí)施例具有雙端口從鎖存器的可掃描正邊緣復(fù)位設(shè)觸發(fā)器的框圖。
[0047]圖2是根據(jù)本發(fā)明的實(shí)施例的2對I多路復(fù)用器的示意圖。(現(xiàn)有技術(shù))
[0048]圖3是根據(jù)本發(fā)明的實(shí)施例的主鎖存器的示意圖。(現(xiàn)有技術(shù))
[0049]圖4是傳送門的示意。(現(xiàn)有技術(shù))
[0050]圖5是根據(jù)本發(fā)明的實(shí)施例的多端口從鎖存器的示意圖。
[0051]圖6是根據(jù)本發(fā)明的實(shí)施例的時(shí)控反相器的示意圖。(現(xiàn)有技術(shù))
[0052]圖7是根據(jù)本發(fā)明的實(shí)施例的時(shí)控反相器的示意圖。(現(xiàn)有技術(shù))
[0053]圖8是根據(jù)本發(fā)明的實(shí)施例的三態(tài)反相器的示意圖。(現(xiàn)有技術(shù))
[0054]圖9是根據(jù)本發(fā)明的實(shí)施例的三態(tài)反相器的示意圖。(現(xiàn)有技術(shù))
[0055]圖10是根據(jù)本發(fā)明的實(shí)施例的時(shí)控反相器的示意圖。(現(xiàn)有技術(shù))
[0056]圖11是根據(jù)本發(fā)明的實(shí)施例的三態(tài)反相器的示意圖。(現(xiàn)有技術(shù))
[0057]圖12是根據(jù)本發(fā)明的實(shí)施例具有雙端口從鎖存器的正邊緣復(fù)位觸發(fā)器的框圖。
[0058]圖13是展示根據(jù)本發(fā)明的實(shí)施例的數(shù)據(jù)位D1、MX0、時(shí)鐘信號CKT、ML0、QN及觸發(fā)器的輸出Q的時(shí)序圖。
[0059]圖14是展示根據(jù)本發(fā)明的實(shí)施例的掃描數(shù)據(jù)位SD、MX0、時(shí)鐘信號CKT、ML0、QN及觸發(fā)器的輸出Q的時(shí)序圖。
[0060]圖15是展示根據(jù)本發(fā)明的實(shí)施例的信號D2、SS、SX、QN及Q的時(shí)序圖。
[0061]圖16是展示根據(jù)本發(fā)明的實(shí)施例的信號RET、D2、SS、SX、QN及Q的時(shí)序圖。
[0062]圖17是根據(jù)本發(fā)明的實(shí)施例的內(nèi)部時(shí)鐘產(chǎn)生電路的示意圖。
【具體實(shí)施方式】
[0063]在本發(fā)明的實(shí)施例中，觸發(fā)器電路含有2輸入多路復(fù)用器、主鎖存器、傳送門及從鎖存器。所述多路復(fù)用器經(jīng)配置以接收第一數(shù)據(jù)位D1、掃描數(shù)據(jù)位SD、掃描啟用控制信號SE及所述掃描啟用控制信號SE的二進(jìn)制邏輯補(bǔ)數(shù)信號SEN。所述掃描啟用控制信號SE及SEN確定所述多路復(fù)用器的數(shù)據(jù)輸出MXO是數(shù)據(jù)位Dl還是掃描數(shù)據(jù)位SD的補(bǔ)數(shù)。所述主鎖存器經(jīng)配置以接收來自所述多路復(fù)用器的所述數(shù)據(jù)輸出ΜΧ0、時(shí)鐘信號CKT、所述時(shí)鐘信號CKT的二進(jìn)制邏輯補(bǔ)數(shù)信號CLKZ、保持控制信號RET、所述保持控制信號RET的二進(jìn)制邏輯補(bǔ)數(shù)信號RETN及預(yù)設(shè)信號PREN。所述信號CKT、CLKZ, RET、RETN及PREN確定何時(shí)在所述鎖存器的輸出MLO上呈現(xiàn)來自所述多路復(fù)用器的數(shù)據(jù)輸出MXO的二進(jìn)制邏輯值及何時(shí)在所述主鎖存器中鎖存所述主鎖存器的MLO或MLO何時(shí)為三態(tài)的或被驅(qū)動為低。
[0064]傳送門在所述時(shí)鐘信號CKT從低邏輯值轉(zhuǎn)變到邏輯高值時(shí)及在PREN從非作用狀態(tài)(邏輯“I”)轉(zhuǎn)變到作用狀態(tài)(邏輯“O”)時(shí)將數(shù)據(jù)從所述主鎖存器的所述輸出MLO傳送到所述從鎖存器。所述從鎖存器經(jīng)配置以接收所述傳送門的所述輸出、第二數(shù)據(jù)位D2、所述時(shí)鐘信號CKT、所述時(shí)鐘信號CKT的所述二進(jìn)制邏輯補(bǔ)數(shù)信號CLKZ、所述保持控制信號RET、所述保持控制信號RET的所述二進(jìn)制邏輯補(bǔ)數(shù)信號RETN、從控制信號SS及所述從控制信號SS的二進(jìn)制邏輯補(bǔ)數(shù)信號SSN。所述信號CKT、CLKZ、RET、RETN、SS及SSN確定在所述從鎖存器中鎖存?zhèn)魉烷T的所述輸出的二進(jìn)制邏輯值還是所述第二數(shù)據(jù)位(D2)。[0065]非易失性邏輯實(shí)施方案通常需要從外部源(例如，非易失性存儲器)更新循序元件(例如，觸發(fā)器)。在本發(fā)明的實(shí)施例中，所述從鎖存器包含第二數(shù)據(jù)輸入(端口)。所述第二數(shù)據(jù)輸入用于插入來自外部源的數(shù)據(jù)。將三態(tài)反相器添加到所述從鎖存器以適應(yīng)所述第二數(shù)據(jù)輸入。在說明書中稍后將更詳細(xì)地對此進(jìn)行解釋。當(dāng)需要將外部數(shù)據(jù)插入到從鎖存器中時(shí)，啟用三態(tài)反相器。在此時(shí)間期間，通過借助與前一三態(tài)反相器相反的控制信號致使前向反相器成為三態(tài)而停用鎖存器反饋。
[0066]用于將第二輸入添加到從鎖存器的電路并非觸發(fā)器的關(guān)鍵時(shí)序路徑的部分。因此，對觸發(fā)器的常規(guī)性能的改變?yōu)榭珊雎缘摹?br> [0067]圖1是根據(jù)本發(fā)明的實(shí)施例具有雙端口從鎖存器108的可掃描正邊緣預(yù)設(shè)觸發(fā)器100的框圖。在功能(即，正常)操作模式中，將掃描啟用信號SE驅(qū)動到邏輯低電平且使SE的二進(jìn)制補(bǔ)數(shù)信號SEN保持在邏輯高電平下。由于觸發(fā)器100正在功能模式中操作，因此保持模式信號RET保持于邏輯低電平下，信號RET的二進(jìn)制補(bǔ)數(shù)信號RETN保持于邏輯高電平下，從控制信號SS保持于邏輯低電平下，從控制信號SS的二進(jìn)制補(bǔ)數(shù)信號SSN保持于邏輯高電平下，且PREN保持于邏輯高電平下。功能模式操作需要電力，因此向觸發(fā)器100施加電力供應(yīng)VDDl及電力供應(yīng)VDD2。
[0068]圖13是展示在功能操作模式期間的數(shù)據(jù)位D1、時(shí)鐘信號CKT及觸發(fā)器的輸出Q的時(shí)序圖。由于掃描信號SE為低，因此將Dl的二進(jìn)制邏輯補(bǔ)數(shù)傳遞到多路復(fù)用器的輸出MXO0圖2圖解說明2對I多路復(fù)用器102的實(shí)施例。接著將信號輸出MXO呈現(xiàn)給主鎖存器104的輸入IN。圖3是根據(jù)本發(fā)明的實(shí)施例的主鎖存器104的示意圖。主鎖存器104包含第一時(shí)控反相器302 (對于第一時(shí)控反相器302的實(shí)施例參見圖6)、第二時(shí)控反相器304 (對于第二時(shí)控反相器304的實(shí)施例參見圖7)及具有三態(tài)控制RET及RETN的三態(tài)反相器306 (對于三態(tài)反相器306的實(shí)施例參見圖8)。從外部時(shí)鐘CLK及PREN產(chǎn)生時(shí)鐘信號CKT及CLKZ (參見圖17)。
[0069]當(dāng)時(shí)鐘信號CKT從高邏輯電平轉(zhuǎn)變到低邏輯電平時(shí)，在主鎖存器104的節(jié)點(diǎn)308上呈現(xiàn)主鎖存器104的輸入IN上的數(shù)據(jù)的的邏輯補(bǔ)數(shù)。由于觸發(fā)器100正在功能模式中操作，因此三態(tài)反相器306為作用的且將主鎖存器104的輸出MLO驅(qū)動到與主鎖存器104的輸入MXO相同的邏輯值。當(dāng)時(shí)鐘信號CKT從低邏輯電平轉(zhuǎn)變到高邏輯電平(即，CKT的正邊緣)時(shí)，鎖存節(jié)點(diǎn)308上的邏輯電平且主鎖存器104的輸出MLO上的邏輯電平由傳送門106傳送到QN。反相器110將主鎖存器的輸出MLO的補(bǔ)數(shù)傳遞到輸出Q。在本發(fā)明的此實(shí)施例中，從多路復(fù)用器102的輸入Dl到反相器110的Q輸出的總體信號路徑在從鎖存器108中為非反相的。然而，在其它實(shí)施例中，所述總體信號路徑可為反相的。
[0070]圖4是傳送門的實(shí)施例的示意圖。
[0071]圖5是根據(jù)本發(fā)明的實(shí)施例的雙端口從鎖存器108的示意圖。從鎖存器108包含具有三態(tài)控制SS及SSN的第一三態(tài)反相器502 (對于第一三態(tài)反相器502的實(shí)施例參見圖9)、具有控制RET及RETN的時(shí)控反相器504 (對于時(shí)控反相器504的實(shí)施例參見圖10)及具有三態(tài)控制SS及SSN的第二三態(tài)反相器506 (對于第二三態(tài)反相器506的實(shí)施例參見圖11)。
[0072]由于觸發(fā)器100正在功能模式中操作，因此三態(tài)反相器502為作用的且將從鎖存器108的節(jié)點(diǎn)SX驅(qū)動到與從鎖存器108的QN互補(bǔ)的邏輯值。當(dāng)時(shí)鐘信號CKT從高邏輯電平轉(zhuǎn)變到低邏輯電平時(shí)，QN上的邏輯電平由時(shí)控反相器504鎖存。在本發(fā)明的此實(shí)施例中，反相器110用于緩沖從鎖存器108的QN。然而，也可使用非反相緩沖器。三態(tài)反相器506在此模式中為三態(tài)的，因?yàn)镾S為邏輯低電平且SSN為邏輯高電平。因此，D2不被傳送到節(jié)點(diǎn)SX。
[0073]然而，在另一功能操作模式期間，可將數(shù)據(jù)D2直接寫入到從鎖存器108 (參見圖
15)。在此功能模式期間，時(shí)鐘信號CKT保持于低邏輯電平下且CLKZ保持于高邏輯電平下，其中控制信號SS保持于邏輯高電平下且控制信號SSN保持于邏輯低電平下。從裝置108的所有其它輸入均為無關(guān)的。
[0074]當(dāng)控制信號SS保持于邏輯高電平下且控制信號SSN保持于邏輯低電平下時(shí)，三態(tài)反相器506能夠?qū)2的互補(bǔ)值驅(qū)動到從鎖存器108的節(jié)點(diǎn)SX上。由于CKT及RET保持于邏輯低電平下且CLKZ及RETN保持于邏輯高電平下，因此時(shí)控反相器504為作用的且將節(jié)點(diǎn)QN驅(qū)動到D2的邏輯值。反相器110接著將節(jié)點(diǎn)QN上的邏輯值反相為其補(bǔ)數(shù)。在此實(shí)例中，在節(jié)點(diǎn)Q上呈現(xiàn)D2的補(bǔ)數(shù)。必須保持?jǐn)?shù)據(jù)信號D2達(dá)周期t3以確保鎖存D2的正確值。此外，控制信號SS必須保持于邏輯高值下達(dá)時(shí)間t2以確保鎖存正確值D2。
[0075]當(dāng)將控制信號SS從邏輯高電平驅(qū)動到邏輯低電平且將SSN從邏輯低電平驅(qū)動到邏輯高電平時(shí)，三態(tài)反相器506為三態(tài)的且三態(tài)反相器502變?yōu)樽饔玫?，從而在從鎖存器108的節(jié)點(diǎn)QN上鎖存邏輯值。
[0076]在掃描(B卩，測試)操作模式中，將掃描啟用信號SE驅(qū)動到高邏輯電平且SE的二進(jìn)制補(bǔ)數(shù)信號SEN保持于邏輯低電平下。由于觸發(fā)器100正在掃描模式中操作，因此保持模式信號RET保持于邏輯低電平下，信號RET的二進(jìn)制補(bǔ)數(shù)信號RETN保持于邏輯高電平下，從控制信號SS保持于邏輯低電平下，從控制信號的二進(jìn)制補(bǔ)數(shù)信號SSN保持于邏輯高電平下且PREN保持于邏輯高電平下。功能掃描操作需要電力，因此向觸發(fā)器100施加電力供應(yīng)VDDl及電力供應(yīng)VDD2。
[0077]圖14是展示掃描操作模式期間的掃描數(shù)據(jù)位SD、時(shí)鐘信號CKT及觸發(fā)器100的輸出Q的時(shí)序圖。在2對I多路復(fù)用器102的輸入處接收掃描數(shù)據(jù)位SD。由于掃描信號SE為高，因此將SD的二進(jìn)制邏輯補(bǔ)數(shù)傳遞到多路復(fù)用器的輸出ΜΧ0。當(dāng)在掃描模式中時(shí)，主鎖存器104、傳送門106及從鎖存器108以與其在先前所描述的功能模式期間所做的方式相同的方式進(jìn)行操作。
[0078]觸發(fā)器100還可經(jīng)操作以將數(shù)據(jù)保持(RET模式)在從鎖存器108中(電力供應(yīng)VDD2為作用的)，同時(shí)2對I多路復(fù)用器102、主鎖存器104及反相器110被斷電(即，電力供應(yīng)VDDl被去激活)。在RET操作模式中，SE、SEN及PREN的值無關(guān)緊要。由于觸發(fā)器100正在RET模式中操作，因此保持模式信號RET保持于邏輯高電平下且信號RET的二進(jìn)制補(bǔ)數(shù)信號RETN保持于邏輯低電平下。在此實(shí)施例中，從控制信號SS保持于邏輯低電平下，且從控制信號的二進(jìn)制補(bǔ)數(shù)信號SSN保持于邏輯高電平下。時(shí)鐘信號CKT及CLKZ的值無關(guān)緊要。如較早所陳述，通過電力供應(yīng)VDD2僅向從鎖存器108供應(yīng)電力。
[0079]由于不向2對I多路復(fù)用器102及主鎖存器104供應(yīng)電力，因此保證呈現(xiàn)給傳送門106的輸入IN的數(shù)據(jù)不具有經(jīng)由在主鎖存器104中的三態(tài)反相器306中體現(xiàn)的RET及RETN功能性到VDD或接地(VSS)的路徑。以此方式，正保持于從鎖存器108中的數(shù)據(jù)將不會被到三態(tài)反相器308的輸入的不確定值(所述輸入為不確定的是因?yàn)楣?yīng)VDDl為不作用的或浮動的)無意地毀壞。
[0080]由于觸發(fā)器100正在保持模式中操作，因此三態(tài)反相器502為作用的且將從鎖存器108的節(jié)點(diǎn)SX驅(qū)動到存儲于從鎖存器108的QN上的值的互補(bǔ)邏輯值。由于RET為邏輯高值且RETN為邏輯低值，因此時(shí)控反相器504在QN上鎖存邏輯值。三態(tài)反相器506在此模式中為三態(tài)的，因?yàn)镾S為邏輯低電平且SSN為邏輯高電平。因此，D2上的邏輯值不被傳送到節(jié)點(diǎn)SX0
[0081]然而，在另一保持操作模式期間，可將數(shù)據(jù)D2直接寫入到從鎖存器108。在此保持模式期間，在RET被驅(qū)動到邏輯高值之后，將從控制信號SS驅(qū)動到邏輯高電平(參見圖
16)。在此實(shí)施例中，時(shí)鐘信號CKT及CLKZ以及掃描啟用信號SE及SEN在此操作模式中為無關(guān)的。在時(shí)間tl之前，D2不必被驅(qū)動到邏輯電平(即，D2可為邏輯“I”、邏輯“O”、浮動或三態(tài)的)。在控制信號SS從邏輯“O”轉(zhuǎn)變到邏輯“I”之前的某一時(shí)間tl，必須將D2驅(qū)動到邏輯“ I ”或邏輯“O”。D2必須在控制信號SS從邏輯“ I ”轉(zhuǎn)變到邏輯“O”之前穩(wěn)定達(dá)時(shí)間t4且然后保持穩(wěn)定達(dá)時(shí)間t3以便確保D2將被正確地鎖存。
[0082]由于在RET被驅(qū)動到邏輯高值之后將從控制信號SS驅(qū)動到邏輯高電平，因此三態(tài)反相器502為三態(tài)的且不驅(qū)動從鎖存器108的節(jié)點(diǎn)SX。由于從控制信號SS被驅(qū)動到邏輯高且從控制信號SSN被驅(qū)動到邏輯低值，因此三態(tài)反相器506為作用的且將節(jié)點(diǎn)SX驅(qū)動到在D2上呈現(xiàn)的互補(bǔ)值。由于RET為邏輯高值且RETN為邏輯低值，因此時(shí)控反相器504為作用的且驅(qū)動節(jié)點(diǎn)QN。當(dāng)從控制信號SS返回到邏輯低電平且SSN返回到邏輯高電平時(shí)，在三態(tài)反相器506為三態(tài)時(shí)，在三態(tài)反相器502與時(shí)控反相器504之間鎖存存儲于節(jié)點(diǎn)QN上的值。必須保持?jǐn)?shù)據(jù)信號D2達(dá)周期t3以確保鎖存D2的正確值。此外，控制信號SS必須保持于邏輯高值下達(dá)時(shí)間(t2+t4)以確保鎖存正確值D2。在此條件下，在保持模式期間從D2寫入的數(shù)據(jù)保持鎖存于從鎖存器108中。
[0083]圖12是根據(jù)本發(fā)明的實(shí)施例具有雙端口從鎖存器108的正邊緣預(yù)設(shè)觸發(fā)器1200的框圖。在此實(shí)施例中，正邊緣觸發(fā)器不可出于測試目的而掃描。觸發(fā)器的其余部分如先前針對圖1所描述而發(fā)揮作用。
[0084]當(dāng)在功能模式期間異步地預(yù)設(shè)本發(fā)明的實(shí)施例(即，不管時(shí)鐘信號的邏輯值如何可在任何時(shí)間發(fā)出預(yù)設(shè)信號，且將預(yù)設(shè)觸發(fā)器的主級及從級)時(shí)，可通過將PREN驅(qū)動到邏輯“O”而將圖1及12中所展示的主鎖存器104在其輸出MLO上初始化到邏輯“O”。因此，時(shí)控反相器302的輸出為三態(tài)的。由于PREN被驅(qū)動到邏輯“O”且時(shí)控反相器302的輸出為三態(tài)的，因此將主鎖存器104的節(jié)點(diǎn)308驅(qū)動到邏輯“I”。因此，將反相器306的輸出驅(qū)動到邏輯“O”。由于PREN被驅(qū)動到邏輯“0”，因此圖17中所展示的時(shí)鐘產(chǎn)生器電路將信號CKT驅(qū)動到邏輯“I”。由于CKT為邏輯“1”，因此傳遞門106中的NFET被激活，從而提供供邏輯“O”從反相器306的輸出傳播到從鎖存器節(jié)點(diǎn)QN且經(jīng)由從鎖存器反相器110傳播到輸出Q的路徑。
[0085]可在本發(fā)明的實(shí)施例中使用在觸發(fā)器100及1200內(nèi)部的反相器來對信號SE、RET、SS及PREN進(jìn)行反相。
[0086]已出于圖解說明及描述的目的而呈現(xiàn)了前文描述。此描述并非打算為窮盡性的或?qū)⒈景l(fā)明限制于所揭示的精確形式，且鑒于上文教示可做出其它修改及變化形式。選擇并描述所述實(shí)施例以便最佳地解釋適用原理及其實(shí)際應(yīng)用以借此使得所屬領(lǐng)域的其他技術(shù)人員能夠最佳地利用適合于所預(yù)期的特定用途的各種實(shí)施例及各種修改形式。打算將所附權(quán)利要求書解釋為包含其它替代實(shí)施例，受現(xiàn)有技術(shù)限制的除外。
【權(quán)利要求】
1.一種觸發(fā)器電路，其包括: 多路復(fù)用器，其經(jīng)配置以接收第一數(shù)據(jù)位(Dl)、掃描數(shù)據(jù)位(SD)、掃描啟用控制信號(SE)及所述掃描啟用控制信號(SE)的二進(jìn)制邏輯補(bǔ)數(shù)信號(SEN)，其中所述掃描啟用控制信號(SE)及(SEN)確定所述多路復(fù)用器的數(shù)據(jù)輸出(MXO)是數(shù)據(jù)位(Dl)的二進(jìn)制補(bǔ)數(shù)還是掃描數(shù)據(jù)位(SD)的二進(jìn)制補(bǔ)數(shù)； 主鎖存器，其經(jīng)配置以接收所述多路復(fù)用器的所述數(shù)據(jù)輸出(MXO)、時(shí)鐘信號(CKT)、所述時(shí)鐘信號(CKT)的二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、保持控制信號(RET)、所述保持控制信號(RET)的二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)及預(yù)設(shè)信號(PREN)，其中信號(CKT)、(CLKZ)、(RET)、(RETN)及(PREN)確定何時(shí)在所述主鎖存器的輸出(MLO)上呈現(xiàn)所述數(shù)據(jù)輸出(MXO)的二進(jìn)制邏輯值及何時(shí)在所述主鎖存器中鎖存所述主鎖存器的所述輸出(MLO)； 傳送門，其中所述傳送門在所述時(shí)鐘信號(CKT)從低邏輯值轉(zhuǎn)變到邏輯高值時(shí)將數(shù)據(jù)從所述主鎖存器的所述輸出(MLO)傳送到所述傳送門的輸出；其中所述傳送門在信號PREN從邏輯“I”轉(zhuǎn)變到邏輯“O”時(shí)將數(shù)據(jù)從所述主鎖存器的所述輸出(MLO)傳送到所述傳送門的所述輸出； 從鎖存器，其經(jīng)配置以接收所述傳送門的所述輸出、第二數(shù)據(jù)位(D2)、所述時(shí)鐘信號(CKT)、所述時(shí)鐘信號(CKT)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、所述保持控制信號(RET)、所述保持控制信號(RET)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)、從控制信號(SS)及所述從控制信號(SS)的二進(jìn)制邏輯補(bǔ)數(shù)信號(SSN)，其中信號(CKT)、(CLKZ)、(RET)、(RETN)、(SS)及(SSN)確定在所述從鎖存器中鎖存所述傳送門的所述輸出還是所述第二數(shù)據(jù)位(D2);其中所述傳送門的所述輸出為(QN)。
2.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其進(jìn)一步包括第一反相器，其中所述第一反相器接收來自所述從鎖存器的所述輸出(QN)，且所述第一反相器輸出來自所述從鎖存器的所述輸出的二進(jìn)制邏輯補(bǔ)數(shù)(Q)。
3.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其進(jìn)一步包括緩沖器，其中所述緩沖器接收所述輸出(QN)且所述緩沖器輸出(QN)的相同邏輯值。
4.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中所述多路復(fù)用器及所述主鎖存器從第一電力供應(yīng)(VDDl)接收電力；其中所述從鎖存器從第二電力供應(yīng)(VDD2)接收電力。
5.根據(jù)權(quán)利要求4所述的觸發(fā)器電路，其中在保持模式的操作期間，所述第一電力供應(yīng)(VDDl)關(guān)斷且所述第二電力供應(yīng)(VDD2)接通；其中僅向所述從鎖存器供應(yīng)電力。
6.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中控制信號(SS)、(SSN)、(RET)、(RETN)及(PREN)在所述觸發(fā)器的外部被控制，以防止所述傳送門的所述輸出與所述第二數(shù)據(jù)位(D2)之間的數(shù)據(jù)爭用。
7.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中所述主鎖存器包括: 第一時(shí)控反相器，所述第一時(shí)控反相器具有數(shù)據(jù)輸入、三個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述數(shù)據(jù)輸出(MXO)，第一控制輸入電連接到(CKT)，第二控制輸入連接到(CLKZ)且第三控制輸入連接到(PREN)； 三態(tài)反相器，所述三態(tài)反相器具有數(shù)據(jù)輸入、兩個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述第一時(shí)控反相器的所述數(shù)據(jù)輸出，第一控制輸入電連接到(RET)且第二控制輸入連接到(RETN)；第二時(shí)控反相器，所述第二時(shí)控反相器具有數(shù)據(jù)輸入、三個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述三態(tài)反相器的所述數(shù)據(jù)輸出，第一控制輸入電連接到(CKT)，第二控制輸入連接到(CLKZ)，第三控制輸入電連接到(PREN)，且所述第二時(shí)控反相器的所述輸出電連接到所述第一時(shí)控反相器的所述輸出且電連接到所述三態(tài)反相器的所述輸入。
8.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中所述傳送門包括: NMOS晶體管，其具有柵極、漏極及源極，其中所述NMOS晶體管的所述柵極電連接到(CKT)； PMOS晶體管，其具有柵極、漏極及源極，其中所述PMOS晶體管的所述柵極電連接到(CLKZ)，所述NMOS及PMOS晶體管的所述漏極電連接，且所述NMOS及PMOS晶體管的所述源極電連接。
9.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中所述從鎖存器包括: 第一三態(tài)反相器，所述第一三態(tài)反相器具有數(shù)據(jù)輸入、兩個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述傳送門的所述輸出，第一控制輸入電連接到(SS)且第二控制輸入連接到(SSN)； 第二三態(tài)反相器，所述第二三態(tài)反相器具有數(shù)據(jù)輸入、兩個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接 到所述第二數(shù)據(jù)位(D2)，第一控制輸入電連接到(SS)且第二控制輸入連接到(SSN)，且所述第一及第二三態(tài)反相器的所述輸出彼此電連接； 時(shí)控反相器，所述時(shí)控反相器具有數(shù)據(jù)輸入、四個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述第一及第二三態(tài)反相器的所述數(shù)據(jù)輸出，第一控制輸入電連接到(CKT)，第二控制輸入連接到(CLKZ)，第三控制輸入電連接到(RET)，第四控制輸入電連接到(RETN)，且所述時(shí)控反相器的所述輸出電連接到所述第一三態(tài)反相器的所述輸入。
10.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其進(jìn)一步包括第二反相器，其中所述第二反相器接收所述時(shí)鐘信號(CKT)，且所述第二反相器輸出所述時(shí)鐘信號(CKT)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)。
11.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其進(jìn)一步包括第三反相器，其中所述第三反相器接收所述保持控制信號(RET)，且所述第三反相器輸出所述保持控制信號(RET)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)。
12.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其進(jìn)一步包括第四反相器，其中所述第四反相器接收所述從控制信號(SS)，且所述第四反相器輸出所述從控制信號(SS)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(SSN)。
13.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其進(jìn)一步包括第五反相器，其中所述第五反相器接收所述掃描啟用控制信號(SE)，且所述第五反相器輸出所述掃描啟用控制信號(SS)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(SEN)。
14.一種觸發(fā)器電路,其包括: 第一反相器，其經(jīng)配置以接收數(shù)據(jù)位(Dl)且輸出所述數(shù)據(jù)位(Dl)的二進(jìn)制邏輯補(bǔ)數(shù)(DlN)； 主鎖存器，其經(jīng)配置以接收所述二進(jìn)制邏輯補(bǔ)數(shù)(DlN)、時(shí)鐘信號CKT、所述時(shí)鐘信號(CKT)的二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、保持控制信號(RET)、所述保持控制信號(RET)的二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)及預(yù)設(shè)信號(PREN)，其中信號CKT、CLKZ、RET、RETN及PREN確定何時(shí)在所述主鎖存器的輸出(MLO)上呈現(xiàn)所述數(shù)據(jù)位(Dl)的二進(jìn)制邏輯值及何時(shí)在所述主鎖存器中鎖存所述主鎖存器的所述輸出(MLO)； 傳送門，其中所述傳送門在所述時(shí)鐘信號CKT從低邏輯值轉(zhuǎn)變到邏輯高值時(shí)將數(shù)據(jù)從所述主鎖存器的所述輸出(MLO)傳送到所述傳送門的輸出；其中所述傳送門在信號PREN從邏輯“I”轉(zhuǎn)變到邏輯“O”時(shí)將數(shù)據(jù)從所述主鎖存器的所述輸出(MLO)傳送到所述傳送門的所述輸出； 從鎖存器，其經(jīng)配置以接收所述傳送門的所述輸出、第二數(shù)據(jù)位(D2)、所述時(shí)鐘信號(CKT)、所述時(shí)鐘信號(CKT)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、所述保持控制信號(RET)、所述保持控制信號(RET)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)、從控制信號(SS)及所述從控制信號(SS)的二進(jìn)制邏輯補(bǔ)數(shù)信號(SSN)，其中信號(CKT)、(CLKZ)、(RET)、(RETN)、(SS)及(SSN)確定在所述從鎖存器中鎖存所述傳送門的所述輸出還是所述第二數(shù)據(jù)位(D2);其中所述傳送門的所述輸出為(QN)。
15.根據(jù)權(quán)利要求14所述的觸發(fā)器電路，其中所述第一反相器及所述主鎖存器從第一電力供應(yīng)(VDDl)接收電力；其中所述從鎖存器從第二電力供應(yīng)(VDD2)接收電力。
16.根據(jù)權(quán)利要求14所述的觸發(fā)器電路，其中控制信號(SS)、(SSN)、(RET)、(RETN)及(PREN)在所述觸發(fā)器的外部被控制，以防止所述傳送門的所述輸出與所述第二數(shù)據(jù)位(D2)之間的數(shù)據(jù)爭用。
17.根據(jù)權(quán)利要求14所述的觸發(fā)器電路，其中所述主鎖存器包括: 第一時(shí)控反相器，所述第一時(shí)控反相器具有數(shù)據(jù)輸入、三個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到數(shù) 據(jù)輸出(MXO)，第一控制輸入電連接到CKT且第二控制輸入連接到CLKZ，且第三控制輸入連接到PREN ； 三態(tài)反相器，所述三態(tài)反相器具有數(shù)據(jù)輸入、三個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述第一時(shí)控反相器的所述數(shù)據(jù)輸出，第一控制輸入電連接到RET且第二控制輸入連接到RETN ； 第二時(shí)控反相器，所述第二時(shí)控反相器具有數(shù)據(jù)輸入、三個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述三態(tài)反相器的所述數(shù)據(jù)輸出，第一控制輸入電連接到CKT，第二控制輸入連接到CLKZ，第三輸入連接到PREN，且所述第二時(shí)控反相器的所述輸出電連接到所述第一時(shí)控反相器的所述輸出且電連接到所述三態(tài)反相器的所述輸入。
18.根據(jù)權(quán)利要求14所述的觸發(fā)器電路，其中所述傳送門包括: NMOS晶體管，其具有柵極、漏極及源極，其中所述NMOS晶體管的所述柵極電連接到CKT ； PMOS晶體管，其具有柵極、漏極及源極，其中所述PMOS晶體管的所述柵極電連接到CLKZ,所述NMOS及PMOS晶體管的所述漏極電連接，且所述NMOS及PMOS晶體管的所述源極電連接。
19.根據(jù)權(quán)利要求14所述的觸發(fā)器電路，其中所述從鎖存器包括: 第一三態(tài)反相器，所述第一三態(tài)反相器具有數(shù)據(jù)輸入、兩個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述主鎖存器的所述輸出(MXO)，第一控制輸入電連接到SS且第二控制輸入連接到SSN ； 第二三態(tài)反相器，所述第二三態(tài)反相器具有數(shù)據(jù)輸入、兩個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述第二數(shù)據(jù)位(D2)，第一控制輸入電連接到SS且第二控制輸入連接到SSN，且所述第一及第二三態(tài)反相器的所述輸出彼此電連接； 時(shí)控反相器，所述時(shí)控反相器具有數(shù)據(jù)輸入、四個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述第一及第二三態(tài)反相器的所述數(shù)據(jù)輸出，第一控制輸入電連接到CKT，第二控制輸入連接到CLKZ，第三控制輸入電連接到RET，第四控制輸入電連接到RETN，且所述時(shí)控反相器的所述輸出電連接到所述第一三態(tài)反相器的所述輸入。
20.—種觸發(fā)器電路,其包括: 第一反相器，其經(jīng)配置以接收數(shù)據(jù)位(Dl)且輸出所述數(shù)據(jù)位(Dl)的二進(jìn)制邏輯補(bǔ)數(shù)(DlN);其中所述第一反相器包括PMOS晶體管及NMOS晶體管，其中所述PMOS晶體管的源極電連接到第一電力供應(yīng)VDD1，所述PMOS及NMOS晶體管的柵極電連接到數(shù)據(jù)位(Dl)，所述PMOS及NMOS晶體管的漏極電連接到所述二進(jìn)制邏輯補(bǔ)數(shù)數(shù)據(jù)位DlN且所述NMOS晶體管的源極電連接到接地； 主鎖存器，其經(jīng)配置以接收所述二進(jìn)制邏輯補(bǔ)數(shù)(DlN)、時(shí)鐘信號CKT、所述時(shí)鐘信號(CKT)的二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、保持控制信號(RET)、所述保持控制信號(RET)的二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)及預(yù)設(shè)控制信號(PREN)，其中信號CKT、CLKZ、RET、RETN及PREN確定何時(shí)在所述主鎖存器的輸出(MLO)上呈現(xiàn)數(shù)據(jù)輸出(MXO)的二進(jìn)制邏輯值及何時(shí)在所述主鎖存器中鎖存所述主鎖存器的所述輸出(MLO);其中所述主鎖存器包括: 第一時(shí)控反相器，所述第一時(shí)控反相器具有數(shù)據(jù)輸入、三個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電 連接到所述數(shù)據(jù)輸出(MXO)，第一控制輸入電連接到CKT且第二控制輸入連接到CLKZ且第三控制輸入電連接到PREN ； 第一三態(tài)反相器，所述第一三態(tài)反相器具有數(shù)據(jù)輸入、兩個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述第一時(shí)控反相器的所述數(shù)據(jù)輸出，第一控制輸入電連接到RET且第二控制輸入連接到RETN ； 第二時(shí)控反相器，所述第二時(shí)控反相器具有數(shù)據(jù)輸入、三個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述第一三態(tài)反相器的所述數(shù)據(jù)輸出，第一控制輸入電連接到CKT，第二控制輸入連接到CLKZ，第三控制輸入連接到PREN，且所述第二時(shí)控反相器的所述輸出電連接到所述第一時(shí)控反相器的所述輸出且電連接到所述第一三態(tài)反相器的所述輸入；從鎖存器，其經(jīng)配置以接收所述主鎖存器的所述輸出(MXO)、第二數(shù)據(jù)位(D2)、所述時(shí)鐘信號(CKT)、所述時(shí)鐘信號(CKT)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、所述保持控制信號(RET)、所述保持控制信號(RET)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)、從控制信號(SS)及所述從控制信號(SS)的二進(jìn)制邏輯補(bǔ)數(shù)信號(SSN)，其中信號CKT、CLKZ, RET、RETN、SS及SSN確定在所述從鎖存器中鎖存所述主鎖存器的所述輸出(MLO)的二進(jìn)制邏輯值還是所述第二數(shù)據(jù)位(D2);其中所述從鎖存器包括: 第二三態(tài)反相器，所述第二三態(tài)反相器具有數(shù)據(jù)輸入、兩個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述主鎖存器的所述輸出(MXO)，第一控制輸入電連接到所述控制信號SS，且第二控制輸入連接到控制信號SSN ； 第三三態(tài)反相器，所述第三三態(tài)反相器具有數(shù)據(jù)輸入、兩個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述第二數(shù)據(jù)位(D2)，第一控制輸入電連接到控制信號SS，且第二控制輸入連接到控制信號SSN，且所述第二及第三三態(tài)反相器的所述輸出彼此電連接；第三時(shí)控反相器，所述第三時(shí)控反相器具有數(shù)據(jù)輸入、四個(gè)控制輸入及數(shù)據(jù)輸出，其中所述數(shù)據(jù)輸入電連接到所述第二及第三三態(tài)反相器的所述數(shù)據(jù)輸出，第一控制輸入電連接到CKT，第二控制輸入連接到CLKZ，第三控制輸入電連接到RET，第四控制輸入電連接到RETN,且所述第三時(shí)控反相器的所述輸出電連接到所述第二三態(tài)反相器的所述輸入； 傳送門，其中所述傳送門在所述時(shí)鐘信號CKT從低邏輯值轉(zhuǎn)變到邏輯高值時(shí)將數(shù)據(jù)從所述主鎖存器的所述輸出(MLO)傳送到所述從鎖存器；其中所述傳送門在信號PREN從邏輯“I”轉(zhuǎn)變到邏輯“O”時(shí)將數(shù)據(jù)從所述主鎖存器的所述輸出(MLO)傳送到所述傳送門的所述輸出；其中所述傳送門包括: NMOS晶體管，其具有柵極、漏極及源極，其中所述NMOS晶體管的所述柵極電連接到CKT ； PMOS晶體管，其具有柵極、漏極及源極，其中所述PMOS晶體管的所述柵極電連接到CLKZ,所述NMOS及PMOS晶體管的所述漏極電連接，且所述NMOS及PMOS晶體管的所述源極電連接。
21.一種在保持模式中將數(shù)據(jù)寫入到觸發(fā)器的從鎖存器中的方法，其包括: 將第一電力供應(yīng)(VDDl)與多路復(fù)用器切斷連接，其中所述多路復(fù)用器經(jīng)配置以接收第一數(shù)據(jù)位(Dl)、掃描數(shù)據(jù)位(SD)、掃描啟用控制信號(SE)及所述掃描啟用控制信號(SE)的二進(jìn)制邏輯補(bǔ)數(shù)信號(SEN)，其中所述掃描啟用控制信號(SE)及(SEN)確定所述多路復(fù)用器的數(shù)據(jù)輸出(MXO)是數(shù)據(jù)位(Dl)的二進(jìn)制補(bǔ)數(shù)還是掃描數(shù)據(jù)位(SD)的二進(jìn)制補(bǔ)數(shù)將所述第一電力 供應(yīng)(VDDl)與主鎖存器切斷連接，其中所述主鎖存器經(jīng)配置以接收所述多路復(fù)用器的所述數(shù)據(jù)輸出(MXO)、時(shí)鐘信號(CKT)、所述時(shí)鐘信號(CKT)的二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、保持控制信號(RET)、所述保持控制信號(RET)的二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)及預(yù)設(shè)信號(PREN)，其中信號(CKT)、(CLKZ)、(RET)、(RETN)及(PREN)確定何時(shí)在所述主鎖存器的輸出(MLO)上呈現(xiàn)所述數(shù)據(jù)輸出(MXO)的二進(jìn)制邏輯值及何時(shí)在所述主鎖存器中鎖存所述主鎖存器的所述輸出(MLO)； 將第二電力供應(yīng)(VDD2)連接到所述從鎖存器，其中所述從鎖存器經(jīng)配置以接收傳送門的輸出、第二數(shù)據(jù)位(D2)、所述時(shí)鐘信號(CKT)、所述時(shí)鐘信號(CKT)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、所述保持控制信號(RET)、所述保持控制信號(RET)的所述二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)、從控制信號(SS)及所述從控制信號(SS)的二進(jìn)制邏輯補(bǔ)數(shù)信號(SSN)，其中信號(CKT)、(CLKZ)、(RET)、(RETN)、(SS)及(SSN)確定在所述從鎖存器中鎖存所述傳送門的所述輸出還是所述第二數(shù)據(jù)位(D2);其中所述傳送門的所述輸出為(QN)； 通過將所述保持控制信號(RET)驅(qū)動到邏輯高值且將所述保持控制信號(RETN)驅(qū)動到邏輯低值而進(jìn)入保持模式； 將所述第二數(shù)據(jù)位(D2)驅(qū)動到二進(jìn)制邏輯電平； 通過將所述從控制信號(SS)驅(qū)動到邏輯高值且將所述從控制信號(SSN)驅(qū)動到邏輯低值而將所述第二數(shù)據(jù)位(D2)寫入到所述觸發(fā)器的所述從鎖存器中； 通過將所述從控制信號(SS)驅(qū)動到邏輯低值且將所述從控制信號(SSN)驅(qū)動到邏輯高值而將所述第二數(shù)據(jù)位(D2)鎖存到所述觸發(fā)器的所述從鎖存器中； 將所述第一電力供應(yīng)(VDDl)連接到所述多路復(fù)用器及所述主鎖存器； 通過將控制信號(RET)驅(qū)動到邏輯低值且將保持控制信號(RETN)驅(qū)動到邏輯高值而退出所述保持模式并進(jìn)入功能模式。
22.一種當(dāng)在功能模式中時(shí)將數(shù)據(jù)寫入到觸發(fā)器的從鎖存器的方法，其包括: 通過將保持控制信號(RET)驅(qū)動到邏輯低值且將保持控制信號(RETN)驅(qū)動到邏輯高值而進(jìn)入所述功能模式； 通過將時(shí)鐘信號(CKT)驅(qū)動到邏輯低電平且通過將時(shí)鐘信號(CKZ)驅(qū)動到邏輯高電平而停用數(shù)據(jù)從主鎖存器到所述從鎖存器的傳送，其中時(shí)鐘信號(CKT)及(CKZ)停用數(shù)據(jù)從主鎖存器的輸出(MLO)到傳送門的輸出的傳送； 將所述從鎖存器的第二數(shù)據(jù)位(D2)驅(qū)動到二進(jìn)制邏輯電平，其中所述從鎖存器經(jīng)配置以接收所述傳送門的所述輸出、第二數(shù)據(jù)位(D2)、所述時(shí)鐘信號(CKT)、所述時(shí)鐘信號(CKT)的二進(jìn)制邏輯補(bǔ)數(shù)信號(CLKZ)、所述保持控制信號(RET)、所述保持控制信號(RET)的二進(jìn)制邏輯補(bǔ)數(shù)信號(RETN)、從控制信號(SS)及所述從控制信號(SS)的二進(jìn)制邏輯補(bǔ)數(shù)信號(SSN)，其中信號(CKT)、(CLKZ)、(RET)、(RETN)、(SS)及(SSN)確定在所述從鎖存器中鎖存所述傳送門的所述輸出還是所述第二數(shù)據(jù)位(D2);其中所述傳送門的所述輸出為(QN)； 通過將所述從控制信號(SS)驅(qū)動到邏輯高值且將所述從控制信號(SSN)驅(qū)動到邏輯低值而將所述第二數(shù)據(jù)位(D2)寫入到所述觸發(fā)器的所述從鎖存器中； 通過將所述從控制信號(SS)驅(qū)動到邏輯低值且將所述從控制信號(SSN)驅(qū)動到邏輯高值而將所述第二數(shù)據(jù)位(D2)鎖存到所述觸發(fā)器的所述從鎖存器中； 允許CKT及CKZ雙態(tài)切換。
【文檔編號】H03K3/3562GK103997319SQ201410054933
【公開日】2014年8月20日 申請日期:2014年2月18日 優(yōu)先權(quán)日:2013年2月18日
【發(fā)明者】史蒂文·巴特林, 蘇丹舒·康納 申請人:德州儀器公司