用于消除短路電流的電路結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明提出用于消除短路電流的電路結(jié)構(gòu)，其特征在于：至少包括第一級(jí)驅(qū)動(dòng)電路，其至少設(shè)有第一輸入端、第一輸出端與第二輸出端；以及設(shè)于所述第一輸出端與第二輸出端之間第一時(shí)延單元，其包括第一晶體管與第二晶體管，通過一個(gè)短暫的時(shí)延來錯(cuò)開互補(bǔ)型電路中開關(guān)開合的時(shí)刻，從根本上消除了引起電路不穩(wěn)定的短路電流Is，保護(hù)整體電路的安全、穩(wěn)定。同時(shí)，由于其第一、第二輸出端的電信號(hào)輸出已不同步，錯(cuò)開后續(xù)級(jí)聯(lián)的互補(bǔ)型電路中開關(guān)開合的時(shí)刻，起到消除了引起電路不穩(wěn)定的短路電流的效果。本發(fā)明的電路具有安全、穩(wěn)定、零短路損耗節(jié)能、低成本等特點(diǎn)，適合作為標(biāo)準(zhǔn)單元庫的革新性改進(jìn)。
【專利說明】用于消除短路電流的電路結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及標(biāo)準(zhǔn)單元電路，具體涉及用于消除短路電流的電路結(jié)構(gòu)。
【背景技術(shù)】
[0002]在互補(bǔ)型驅(qū)動(dòng)電路中，特別是標(biāo)準(zhǔn)單元電路常用到的結(jié)構(gòu)，其一般由兩個(gè)MOS管構(gòu)成(參考附圖1，包括有晶體管11、12組成的第一級(jí)電路，由晶體管21、22組成的第二級(jí)電路)，實(shí)現(xiàn)對(duì)后續(xù)電路輸出高或低電平信號(hào)。然而，每當(dāng)互補(bǔ)型驅(qū)動(dòng)電路輸入端的電平在高、低值切變時(shí)，由于MOS管開關(guān)在同步時(shí)鐘下進(jìn)行開合動(dòng)作，出現(xiàn)了在某一時(shí)刻值時(shí)兩個(gè)MOS管開關(guān)同時(shí)導(dǎo)通的情況(參考附圖3，當(dāng)輸入電壓Vin于上升時(shí)刻t2至t4或下降時(shí)刻t7至t9時(shí)，MOS管出現(xiàn)同時(shí)導(dǎo)通)，這致使從電源與信號(hào)地之間產(chǎn)生短路，短路電流Is瞬間涌向信號(hào)地。上述情況廣泛存在于標(biāo)準(zhǔn)單元電路當(dāng)中，如邏輯“與”電路(參考附圖2，包括由晶體管81、82、83、84組成的第一級(jí)電路，由晶體管91、92組成的第二級(jí)電路)，當(dāng)晶體管91與92由同步的電平信號(hào)驅(qū)動(dòng)其開合時(shí)，就會(huì)產(chǎn)生同時(shí)導(dǎo)通的情況，產(chǎn)生從電源到信號(hào)地的短路電路Is。由于該短路電流Is的存在，邏輯“與”電路的運(yùn)行將因時(shí)鐘噪聲而極不穩(wěn)定，增大出現(xiàn)隨時(shí)錯(cuò)誤的機(jī)率。同時(shí)，在集成電路當(dāng)中，如邏輯“與”電路等標(biāo)準(zhǔn)單元電路的數(shù)量是相當(dāng)龐大的，故該短路電流Is造成的影響將被幾何級(jí)放大，其中包括:1、最直接的是造成電能的耗損，增大了電路的耗電量與發(fā)熱量；2、在信號(hào)地端產(chǎn)生大量的隨機(jī)噪聲，從而導(dǎo)致整體電路的時(shí)序混亂、運(yùn)算出現(xiàn)不可預(yù)見性錯(cuò)誤，影響電路的穩(wěn)定性以及產(chǎn)生信號(hào)的延誤；3、瞬時(shí)電涌易引發(fā)電路中電感的反向電動(dòng)勢(shì)，損壞內(nèi)部電路。
[0003]為此，如何消除互補(bǔ)型驅(qū)動(dòng)電路中的短路電流Is成為一個(gè)有待攻克的技術(shù)難題?，F(xiàn)有設(shè)計(jì)者希望通過對(duì)互補(bǔ)型驅(qū)動(dòng)電路的兩MOS管以不同步信號(hào)進(jìn)行驅(qū)動(dòng)，以避免兩MOS管在同一時(shí)刻導(dǎo)通的情況(參考附圖4，在輸入端IN與MOS管S4、S5之間增設(shè)有用于時(shí)延的電路元件S1、S2和S3，使得MOS管S4與MOS管S5的輸入電壓不同步)。這種方式雖然可消除短路電流Is，但其需增加多個(gè)邏輯電路元件，這無疑會(huì)增加電路的功耗與成本。而且當(dāng)有多級(jí)互補(bǔ)型電路級(jí)聯(lián)時(shí)，則需在每級(jí)電路前增設(shè)相應(yīng)的電路元件，甚為不便，在大規(guī)模集成電路應(yīng)用中功耗與成本的增加將更為明顯。

【發(fā)明內(nèi)容】

[0004]有鑒于此，本發(fā)明之目的在于提出用于消除短路電流的電路結(jié)構(gòu)，該電路具有安全、穩(wěn)定、零短路損耗、節(jié)能、低成本等特點(diǎn)。其技術(shù)方案如下:
[0005]用于消除短路電流的電路結(jié)構(gòu)，包括:
[0006]第一級(jí)驅(qū)動(dòng)電路，其至少設(shè)有第一輸入端、第一輸出端與第二輸出端；以及
[0007]第一時(shí)延單元，其包括第一晶體管與第二晶體管，所述晶體管設(shè)有其開關(guān)通路兩端的第一電極、第二電極以及控制其導(dǎo)通或截止的第三電極；
[0008]所述第一晶體管的第一電極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端連接，第二電極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸出端連接，第三電極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸入端連接；
[0009]所述第二晶體管的第一電極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸出端連接，第二電極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端連接，第三電極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸入端連接。
[0010]上述方案中，第一時(shí)延單元實(shí)質(zhì)是通過一個(gè)短暫的時(shí)延來錯(cuò)開互補(bǔ)型電路中開關(guān)開合的時(shí)刻，從根本上消除了引起電路不穩(wěn)定的短路電流Is，保護(hù)整體電路的安全、穩(wěn)定。同時(shí)，由于其第一、第二輸出端的電信號(hào)輸出已不同步，故對(duì)后續(xù)電路中的互補(bǔ)型結(jié)構(gòu)同樣起到時(shí)延效果。
[0011]本發(fā)明的技術(shù)方案進(jìn)一步包括:
[0012]所述第一級(jí)驅(qū)動(dòng)電路包括第三晶體管與第四晶體管，所述第三晶體管、第四晶體管分別與所述第一級(jí)驅(qū)動(dòng)電路的第一輸入端連接，第三晶體管連接第一級(jí)驅(qū)動(dòng)電路的第一輸出端，第四晶體管連接第一級(jí)驅(qū)動(dòng)電路的第二輸出端。
[0013]進(jìn)一步的，所述第三晶體管、第四晶體管分別設(shè)有其開關(guān)通路兩端的第一電極、第二電極以及控制其導(dǎo)通或截止的第三電極；
[0014]所述第三晶體管的第一電極與電源或上級(jí)電路連接，第二電極連接到所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端，第三電極連接到所述第一級(jí)驅(qū)動(dòng)電路的第一輸入端；
[0015]所述第四晶體管的第一電極接信號(hào)地，第二電極連接到所述第一級(jí)驅(qū)動(dòng)電路的第二輸出端；第三電極連接到所述第一級(jí)驅(qū)動(dòng)電路的第一輸入端。
[0016]進(jìn)一步的，所述第一晶體、第三晶體管為PMOS管，其包括源極、漏極與柵極，所述源極對(duì)應(yīng)第一電極，所述漏極對(duì)應(yīng)第二電極，所述柵極對(duì)應(yīng)第三電極；所述第二晶體管、第四晶體管為NMOS管，其包括源極、漏極與柵極，所述源極對(duì)應(yīng)第一電極，所述漏極對(duì)應(yīng)第二電極，所述柵極對(duì)應(yīng)第三電極。
[0017]進(jìn)一步，所述電路結(jié)構(gòu)還包括第二級(jí)驅(qū)動(dòng)電路，其設(shè)有第一輸入端、第二輸入端以及至少包括第一輸出端；所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端與第二級(jí)驅(qū)動(dòng)電路的第一輸入端對(duì)應(yīng)連接，第一級(jí)驅(qū)動(dòng)電路的第二輸出端與第二級(jí)驅(qū)動(dòng)電路的第二輸入端對(duì)應(yīng)連接。
[0018]進(jìn)一步的，所述第二級(jí)驅(qū)動(dòng)電路包括第五晶體管與第六晶體管，所述第五晶體管與所述第二級(jí)驅(qū)動(dòng)電路的第一輸入端連接，第六晶體管與第二級(jí)驅(qū)動(dòng)電路的第二輸入端連接。
[0019]進(jìn)一步的，所述第五晶體管、第六晶體管分別設(shè)有其開關(guān)通路兩端的第一電極、第二電極以及控制其導(dǎo)通或截止的第三電極；
[0020]所述第五晶體管的第一電極與電源或上級(jí)電路連接，第三電極連接到所述第二級(jí)驅(qū)動(dòng)電路的第一輸入端；所述第六晶體管的第一電極接信號(hào)地，第三電極連接到所述第二級(jí)驅(qū)動(dòng)電路的第二輸入端。
[0021]進(jìn)一步的，所述第五晶體管的第三電極與第六晶體管的第三電極共同連接到所述第二級(jí)驅(qū)動(dòng)電路的輸出端；或所述第五晶體管的第三電極連接到第二驅(qū)動(dòng)電路的第一輸出端，第六晶體管的第三電極連接到第二驅(qū)動(dòng)電路的第二輸出端。
[0022]進(jìn)一步的，所述第五晶體管為PMOS管，其包括源極、漏極與柵極，所述源極對(duì)應(yīng)第一電極，所述漏極對(duì)應(yīng)第二電極，所述柵極對(duì)應(yīng)第三電極；所述第六晶體管為NMOS管，其包括源極、漏極與柵極，所述源極對(duì)應(yīng)第一電極，所述漏極對(duì)應(yīng)第二電極，所述柵極對(duì)應(yīng)第三電極。
[0023]進(jìn)一步的，所述電路結(jié)構(gòu)還設(shè)有第二時(shí)延單元，所述第一級(jí)驅(qū)動(dòng)電路設(shè)有第二輸入端;
[0024]所述第二時(shí)延單元，其包括第七晶體管與第八晶體管，所述晶體管設(shè)有其開關(guān)通路兩端的第一電極、第二電極以及控制其導(dǎo)通或截止的第三電極；
[0025]所述第七晶體管的第一電極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端連接，第二電極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸出端連接，第三電極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸入端連接；
[0026]所述第八晶體管的第一電極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸出端連接，第二電極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端連接，第三電極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸入端連接。
[0027]本發(fā)明的優(yōu)點(diǎn)與有益效果是:
[0028]1、由于從根本上消除了引起電路不穩(wěn)定的短路電流Is，使得電路的電耗與發(fā)熱量大為降低，既保護(hù)整體電路的安全、穩(wěn)定，又起到較明顯的節(jié)能效果。
[0029]2、十分巧妙地利用不同步的電壓輸出，錯(cuò)開后續(xù)級(jí)聯(lián)的互補(bǔ)型電路中開關(guān)開合的時(shí)刻，起到消除了引起電路不穩(wěn)定的短路電流的效果；同時(shí)免除了設(shè)置邏輯電路元件所造成的電耗與成本的增加。
[0030]4、本發(fā)明的電路結(jié)構(gòu)消除了短路電流Is的影響，使得整體電路系統(tǒng)信號(hào)的響應(yīng)速度有效地加快。
[0031 ] 5、本發(fā)明的電路結(jié)構(gòu)具有結(jié)構(gòu)簡(jiǎn)單、體積小、成本與功耗低、提高標(biāo)準(zhǔn)單元電路穩(wěn)定性與響應(yīng)速度等優(yōu)點(diǎn)，適合大規(guī)模集成電路的廣泛使用，對(duì)于標(biāo)準(zhǔn)單元庫的革新尤顯重要。
【專利附圖】

【附圖說明】
[0032]圖1為互補(bǔ)型驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖。
[0033]圖2為邏輯“與”電路的結(jié)構(gòu)示意圖。
[0034]圖3為圖1電路結(jié)構(gòu)的輸入電壓與短路電流對(duì)照示意圖。
[0035]圖4為互補(bǔ)型電路的改進(jìn)結(jié)構(gòu)示意圖。
[0036]圖5為本發(fā)明的電路結(jié)構(gòu)示意圖一。
[0037]圖6為采用本發(fā)明電路結(jié)構(gòu)的互補(bǔ)型驅(qū)動(dòng)電路示意圖。
[0038]圖7為本發(fā)明的電路結(jié)構(gòu)示意圖二。
[0039]圖8為采用本發(fā)明電路結(jié)構(gòu)的邏輯“與”電路示意圖。
[0040]圖9為圖5電路結(jié)構(gòu)的輸入\輸出電壓對(duì)照示意圖。
【具體實(shí)施方式】
[0041 ] 如下結(jié)合附圖，對(duì)本發(fā)明的技術(shù)方案進(jìn)行描述。
[0042]如圖5所示，用于消除短路電流的電路結(jié)構(gòu)，包括第一級(jí)驅(qū)動(dòng)電路1、第二級(jí)驅(qū)動(dòng)電路2與第一時(shí)延單元3 ；
[0043]所述第一級(jí)驅(qū)動(dòng)電路I，設(shè)有第一輸入端101、第一輸出端103與第二輸出端104 ；[0044]所述第二級(jí)驅(qū)動(dòng)電路2，設(shè)有第一輸入端、第二輸入端以及第一輸出端201 ;所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端101與第二級(jí)驅(qū)動(dòng)電路的第一輸入端對(duì)應(yīng)連接，第一級(jí)驅(qū)動(dòng)電路的第二輸出端103與第二級(jí)驅(qū)動(dòng)電路的第二輸入端對(duì)應(yīng)連接；
[0045]所述第一時(shí)延單元3，包括PMOS型的第一晶體管31與NMOS型的第二晶體管32。
[0046]所述第一晶體管31的源極與所述第一級(jí)驅(qū)動(dòng)電路I的第一輸出端103連接，漏極與所述第一級(jí)驅(qū)動(dòng)電路I的第二輸出端104連接，柵極與所述第一級(jí)驅(qū)動(dòng)電路I的第一輸入端101連接；
[0047]所述第二晶體管32的源極與所述第一級(jí)驅(qū)動(dòng)電路I的第二輸出端104連接，漏極與所述第一級(jí)驅(qū)動(dòng)電路I的第一輸出端103連接，柵極與所述第一級(jí)驅(qū)動(dòng)電路I的第一輸入端101連接。
[0048]如圖6所示，本發(fā)明的第一實(shí)施例:
[0049]所述第一級(jí)驅(qū)動(dòng)電路I包括PMOS型的第三晶體管11與NMOS型的第四晶體管12，所述第三晶體管11的源極與電源VDD連接，漏極連接到所述第一級(jí)驅(qū)動(dòng)電路I的第一輸出端103 ;所述第四晶體管12的源極接信號(hào)地GND，漏極連接到所述第一級(jí)驅(qū)動(dòng)電路I的第二輸出端104 ;所述第三晶體管11的柵極與第四晶體管12的柵極共同連接到所述第一級(jí)驅(qū)動(dòng)電路I的第一輸入端101。
[0050]所述第二級(jí)驅(qū)動(dòng)電路2包括PMOS型的第五晶體管21與NMOS型的第六晶體管22，所述第五晶體管21的源極與電源VDD連接，柵極連接到所述第二級(jí)驅(qū)動(dòng)電路2的第一輸入端(即第一級(jí)驅(qū)動(dòng)電路I的第一輸出端103);所述第六晶體管22的源極接信號(hào)地GND，柵極連接到所述第二級(jí)驅(qū)動(dòng)電路2的第二輸入端(即第一級(jí)驅(qū)動(dòng)電路I的第二輸出端104)。
[0051]所述第一時(shí)延單元3，包括PMOS型的第一晶體管31與NMOS型的第二晶體管32。
[0052]所述第一晶體管31的源極與所述第一級(jí)驅(qū)動(dòng)電路I的第一輸出端103連接，漏極與所述第一級(jí)驅(qū)動(dòng)電路I的第二輸出端104連接，柵極與所述第一級(jí)驅(qū)動(dòng)電路I的第一輸入端101連接；
[0053]所述第二晶體管32的源極與所述第一級(jí)驅(qū)動(dòng)電路I的第二輸出端104連接，漏極與所述第一級(jí)驅(qū)動(dòng)電路I的第一輸出端103連接，柵極與所述第一級(jí)驅(qū)動(dòng)電路I的第一輸入端101連接。
[0054]如圖7所示,在圖5的電路結(jié)構(gòu)基礎(chǔ)上,所述電路結(jié)構(gòu)還設(shè)有第二時(shí)延單元4,所述第一級(jí)驅(qū)動(dòng)電路I設(shè)有第二輸入端102 ；
[0055]所述第二時(shí)延單元4，其包括第七晶體管41與第八晶體管42，所述晶體管設(shè)有其開關(guān)通路兩端的第一電極、第二電極以及控制其導(dǎo)通或截止的第三電極；
[0056]所述第七晶體管41的第一電極與所述第一級(jí)驅(qū)動(dòng)電路I的第一輸出端連103接，第二電極與所述第一級(jí)驅(qū)動(dòng)電路I的第二輸出端104連接，第三電極與所述第一級(jí)驅(qū)動(dòng)電路I的第二輸入端連接102 ；
[0057]所述第八晶體管42的第一電極與所述第一級(jí)驅(qū)動(dòng)電路I的第二輸出端104連接，第二電極與所述第一級(jí)驅(qū)動(dòng)電路I的第一輸出端103連接，第三電極與所述第一級(jí)驅(qū)動(dòng)電路I的第二輸入端102連接。
[0058]如圖8所示，本發(fā)明的第二實(shí)施例:
[0059]采用本發(fā)明電路結(jié)構(gòu)的邏輯“與”電路示意圖，其包括由晶體管81、82、83與84組成的第一級(jí)驅(qū)動(dòng)電路，由晶體管91與92組成的第二級(jí)驅(qū)動(dòng)電路，由晶體管61與62組成的第一時(shí)延單元，以及由晶體管71與72組成的第二時(shí)延單元；
[0060]所述第一級(jí)驅(qū)動(dòng)電路設(shè)有第一輸入端101、第二輸入端102、第一輸出端103與第二輸出端104 ;所述第一時(shí)延單元、第二時(shí)延單元設(shè)于第一級(jí)驅(qū)動(dòng)電路的第一輸出端103與第二輸出端104之間。
[0061]所述第一時(shí)延單元，包括PMOS型的第一晶體管61與NMOS型的第二晶體管62。
[0062]所述第一晶體管61的源極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端103連接，漏極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸出端104連接，柵極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸入端101連接；
[0063]所述第二晶體管62的源極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸出端104連接，漏極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端103連接，柵極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸入端101連接。
[0064]所述第二時(shí)延單元，包括PMOS型的第七晶體管71與NMOS型的第二晶體管72。
[0065]所述第一晶體管71的源極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端103連接，漏極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸出端104連接，柵極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸入端102連接；
[0066]所述第二晶體管72的源極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸出端104連接，漏極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端103連接，柵極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸入端102連接。
[0067]實(shí)施后，晶體管91與92開合動(dòng)作不同步，則不會(huì)產(chǎn)生短路電流。
[0068]如圖9所示，由于第一時(shí)延單元的作用，當(dāng)輸入電壓Vltll在時(shí)Tl發(fā)生跳變時(shí)，第二輸出端的電壓Vltl4同時(shí)跳變拉低,而第一輸出端的電壓￥1(13在時(shí)刻T2才被拉低；當(dāng)輸入電壓V101在時(shí)刻T3發(fā)生跳變時(shí)，第一輸出端的電壓Vltl3同時(shí)跳變拉高，而第二輸出端的電壓Vltl4在時(shí)刻T4才被拉高。由上述方案中的短暫時(shí)延，令晶體管的開關(guān)操作不同步，繼而就不會(huì)發(fā)生同時(shí)導(dǎo)通的情況，從根本上消除了短路電流。
[0069]上述優(yōu)選實(shí)施方式應(yīng)視為本發(fā)明實(shí)施方式的舉例說明，凡與本發(fā)明方案雷同、近似或以此為基礎(chǔ)作出的技術(shù)推演、替換、改進(jìn)等，均應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種用于消除短路電流的電路結(jié)構(gòu)，其特征在于:至少包括 第一級(jí)驅(qū)動(dòng)電路，其至少設(shè)有第一輸入端、第一輸出端與第二輸出端；以及 第一時(shí)延單元，其包括第一晶體管與第二晶體管，所述晶體管設(shè)有其開關(guān)通路兩端的第一電極、第二電極以及控制其導(dǎo)通或截止的第三電極； 所述第一晶體管的第一電極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端連接，第二電極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸出端連接，第三電極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸入端連接； 所述第二晶體管的第一電極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸出端連接，第二電極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端連接，第三電極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸入端連接。
2.根據(jù)權(quán)利要求1所述的用于消除短路電流的電路結(jié)構(gòu)，其特征在于:所述第一級(jí)驅(qū)動(dòng)電路包括第三晶體管與第四晶體管，所述第三晶體管、第四晶體管分別與所述第一級(jí)驅(qū)動(dòng)電路的第一輸入端連接，第三晶體管連接第一級(jí)驅(qū)動(dòng)電路的第一輸出端，第四晶體管連接第一級(jí)驅(qū)動(dòng)電路的第二輸出端。
3.根據(jù)權(quán)利要求2所述的用于消除短路電流的電路結(jié)構(gòu)，其特征在于:所述第三晶體管、第四晶體管分別設(shè)有其開關(guān)通路兩端的第一電極、第二電極以及控制其導(dǎo)通或截止的第三電極； 所述第三晶體管的第一電極與電源或上級(jí)電路連接，第二電極連接到所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端，第三電極連接到所述第一級(jí)驅(qū)動(dòng)電路的第一輸入端； 所述第四晶體管的第一電極接信號(hào)地，第二電極連接到所述第一級(jí)驅(qū)動(dòng)電路的第二輸出端；第三電極連接到所述第一級(jí)驅(qū)動(dòng)電路的第一輸入端。
4.根據(jù)權(quán)利要求3所述的用于消除短路電流的電路結(jié)構(gòu)，其特征在于:所述第一晶體、第三晶體管為PMOS管，其包括源極、漏極與柵極，所述源極對(duì)應(yīng)第一電極，所述漏極對(duì)應(yīng)第二電極，所述柵極對(duì)應(yīng)第三電極；所述第二晶體管、第四晶體管為NMOS管，其包括源極、漏極與柵極，所述源極對(duì)應(yīng)第一電極，所述漏極對(duì)應(yīng)第二電極，所述柵極對(duì)應(yīng)第三電極。
5.根據(jù)權(quán)利要求3或4所述的用于消除短路電流的電路結(jié)構(gòu)，其特征在于:還包括第二級(jí)驅(qū)動(dòng)電路，其設(shè)有第一輸入端、第二輸入端以及至少包括第一輸出端；所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端與第二級(jí)驅(qū)動(dòng)電路的第一輸入端對(duì)應(yīng)連接，第一級(jí)驅(qū)動(dòng)電路的第二輸出端與第二級(jí)驅(qū)動(dòng)電路的第二輸入端對(duì)應(yīng)連接。
6.根據(jù)權(quán)利要求5所述的用于消除短路電流的電路結(jié)構(gòu)，其特征在于:所述第二級(jí)驅(qū)動(dòng)電路包括第五晶體管與第六晶體管，所述第五晶體管與所述第二級(jí)驅(qū)動(dòng)電路的第一輸入端連接，第六晶體管與第二級(jí)驅(qū)動(dòng)電路的第二輸入端連接。
7.根據(jù)權(quán)利要求6所述的用于消除短路電流的電路結(jié)構(gòu)，其特征在于:所述第五晶體管、第六晶體管分別設(shè)有其開關(guān)通路兩端的第一電極、第二電極以及控制其導(dǎo)通或截止的第三電極； 所述第五晶體管的 第一電極與電源或上級(jí)電路連接，第三電極連接到所述第二級(jí)驅(qū)動(dòng)電路的第一輸入端；所述第六晶體管的第一電極接信號(hào)地，第三電極連接到所述第二級(jí)驅(qū)動(dòng)電路的第二輸入端。
8.根據(jù)權(quán)利要求7所述的用于消除短路電流的電路結(jié)構(gòu)，其特征在于:所述第五晶體管的第三電極與第六晶體管的第三電極共同連接到所述第二級(jí)驅(qū)動(dòng)電路的輸出端；或所述第五晶體管的第三電極連接到第二驅(qū)動(dòng)電路的第一輸出端，第六晶體管的第三電極連接到第二驅(qū)動(dòng)電路的第二輸出端。
9.根據(jù)權(quán)利要求8所述的用于消除短路電流的電路結(jié)構(gòu)，其特征在于:所述第五晶體管為PMOS管，其包括源極、漏極與柵極，所述源極對(duì)應(yīng)第一電極，所述漏極對(duì)應(yīng)第二電極，所述柵極對(duì)應(yīng)第三電極；所述第六晶體管為NMOS管，其包括源極、漏極與柵極，所述源極對(duì)應(yīng)第一電極，所述漏極對(duì)應(yīng)第二電極，所述柵極對(duì)應(yīng)第三電極。
10.根據(jù)權(quán)利要求1所述的用于消除短路電流的電路結(jié)構(gòu)，其特征在于:還設(shè)有第二時(shí)延單元，所述第一級(jí)驅(qū)動(dòng)電路設(shè)有第二輸入端； 所述第二時(shí)延單元，其包括第七晶體管與第八晶體管，所述晶體管設(shè)有其開關(guān)通路兩端的第一電極、第二電極以及控制其導(dǎo)通或截止的第三電極； 所述第七晶體管的第一電極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端連接，第二電極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸出端連接，第三電極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸入端連接； 所述第八晶體管的第一電極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸出端連接，第二電極與所述第一級(jí)驅(qū)動(dòng)電路的第一輸出端連接，第三電極與所述第一級(jí)驅(qū)動(dòng)電路的第二輸入端連接。
【文檔編號(hào)】H03K19/003GK103795396SQ201410061836
【公開日】2014年5月14日 申請(qǐng)日期:2014年2月24日 優(yōu)先權(quán)日:2014年2月24日
【發(fā)明者】方鏡清 申請(qǐng)人:中山芯達(dá)電子科技有限公司