一種應(yīng)用于fpga的可配置壓控振蕩器的制造方法
【專利摘要】一種應(yīng)用于FPGA的可配置壓控振蕩器。該壓控振蕩器的核心部分為一個(gè)環(huán)形振蕩器，該環(huán)形振蕩器具有額外的數(shù)字控制信號(hào)用對(duì)振蕩中心頻率進(jìn)行控制。利用FPGA的配置信息對(duì)控制信號(hào)進(jìn)行配置，可以調(diào)節(jié)壓控振蕩器的中心頻率，使得該壓控振蕩器的輸出頻率可以在極大的范圍內(nèi)連續(xù)調(diào)節(jié)。
【專利說(shuō)明】—種應(yīng)用于FPGA的可配置壓控振蕩器【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種壓控振蕩器，特別是一種應(yīng)用于FPGA中的頻率范圍較寬的可配置壓控振蕩器。
【背景技術(shù)】
[0002]壓控振蕩器(以下簡(jiǎn)稱VC0)本質(zhì)上是一種振蕩器，震蕩頻率受控制電壓控制并可在一定的范圍內(nèi)調(diào)節(jié)是VCO與普通振蕩器的區(qū)別。這一特性使得VCO在鎖相環(huán)(以下簡(jiǎn)稱PLL)中有著廣泛的應(yīng)用。
[0003]圖是典型PLL結(jié)構(gòu)示意圖，其工作原理如下:鑒頻鑒相器比較參考時(shí)鐘與反饋鐘的頻率與相位關(guān)系，電荷泵與低通濾波器調(diào)節(jié)控制電壓，調(diào)節(jié)VCO的振蕩頻率，保證輸出時(shí)鐘與參考時(shí)鐘有精確的頻率與相位關(guān)系。一般來(lái)說(shuō)，PLL可工作的頻率范圍受VCO的工作頻率范圍限制。
[0004] 現(xiàn)場(chǎng)可編程邏輯門陣列(以下簡(jiǎn)稱FPGA)中集成了大量的可編程邏輯資源，必須使用PLL保證時(shí)鐘質(zhì)量、提高系統(tǒng)整體性能。另一方面，不同的用戶可能需要FPGA工作在不同的時(shí)鐘頻率之下，因此需要PLL可以在極寬的頻率范圍內(nèi)可靠地工作。然而，傳統(tǒng)的VCO僅可以在某一個(gè)特定的頻率附近進(jìn)行調(diào)節(jié)，限制了 PLL可以應(yīng)用的范圍與場(chǎng)合。本發(fā)明的VCO主要集成在FPGA中，利用FPGA的可編程特性，將振蕩頻率的可調(diào)節(jié)范圍極大的擴(kuò)展，使得PLL可以在極寬的頻率范圍內(nèi)可靠的工作。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的技術(shù)解決問(wèn)題是:克服現(xiàn)有技術(shù)的不足，提供了一種應(yīng)用于FPGA的可配置壓控振蕩器器。
[0006]本發(fā)明的技術(shù)解決方案是:
[0007]一種應(yīng)用于FPGA的可配置壓控振蕩器器，包括:匪05管祖、]?2、]\0、]\14、]\111、]\112、皿13、]?14、]\01、]\02、]\142、？]\?)5管121、]\122、]\123、]\141、電容(:43、施密特反相器651 和與非門G61 ；
[0008]NMOS管Ml、M2、M3、M4的源極接地，柵極接外部輸入的頻率控制電壓V_tMl，漏極分別接NMOS管M11、M12、M13、M14的源極；
[0009]NMOS管M11、M12、M13、M14的柵極接配置信號(hào)Demtajl，漏極與PMOS管M21的柵極、PMOS管M21的漏極、PMOS管M22的柵極以及PMOS管M23的柵極連接在一起；
[0010]PMOS管M21的源極接電源，PMOS管M22的源極接電源，PMOS管M23的源極接電源，PMOS管M23的漏極接PMOS管M41的源極，NMOS管M31的源極接地，NMOS管M31的柵極、NMOS管M31的漏極、PMOS管M22的漏極、NMOS管M32的柵極連接在一起；
[0011]NMOS管M32的源極接地，漏極接NMOS管M42的源極；PM0S管M41的柵極與NMOS管M42的柵極連接，同時(shí)，PMOS管M41的柵極還與與非門G61的輸出端連接在一起；
[0012]PMOS管M41的漏極與NMOS管M42的漏極連接，同時(shí)，PMOS管M41的漏極還通過(guò)電容C43接地，PMOS管M41的漏極還通過(guò)施密特反相器G51連接到與非門G61的一個(gè)輸出端，PMOS管M41的漏極連接施密特反相器G51的輸入端；與非門G61的另一個(gè)輸入端連接使能信號(hào)EN，與非門G61的輸出既為所述整個(gè)可配置壓控振蕩器器的輸出時(shí)鐘CLK_0UT。
[0013]頻率控制電壓V_tMl與配置信號(hào)Drantajl共同控制電容C43充放電速率，控制輸出時(shí)鐘CLK_0UT的頻率。
[0014]本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于:
[0015]本發(fā)明利用FPGA的可編程特性，通過(guò)配置信息改變壓控振蕩器VCO的硬件工作條件來(lái)實(shí)現(xiàn)輸出頻率范圍的擴(kuò)展。與傳統(tǒng)的VCO相比，本發(fā)明的VCO擁有更寬的頻率調(diào)節(jié)范圍。
【專利附圖】

【附圖說(shuō)明】
[0016]圖1為傳統(tǒng)的PLL結(jié)構(gòu)示意圖；
[0017]圖2為使用本發(fā)明VCO的PLL結(jié)構(gòu)示意圖；
[0018]圖3為本發(fā)明VCO電路原理示意圖；
[0019]圖4為本發(fā)明VCO工作時(shí)各節(jié)點(diǎn)電壓波形示意圖。
【具體實(shí)施方式】
[0020]本發(fā)明的VCO引入了額外的控制信號(hào)，利用FPGA的配置信息進(jìn)行控制，通過(guò)改變VCO的硬件工作條件來(lái)實(shí)現(xiàn)輸出頻率調(diào)節(jié)范圍的擴(kuò)展。
[0021]一種使用本發(fā)明的PLL電路如圖2所示。當(dāng)使用圖2的VCO時(shí)，根據(jù)配置寄信息的不同，VCO的輸出頻率可以分別在一系列區(qū)間內(nèi)調(diào)節(jié)，每個(gè)小區(qū)間的可調(diào)范圍與圖1中VCO相當(dāng)。使用圖2所示VCO的PLL的輸出頻率范圍是所有區(qū)間的總合，這樣頻率調(diào)整區(qū)間借助配置特性得到了擴(kuò)展。
[0022]圖3所示為本發(fā)明所設(shè)計(jì)的壓控振蕩器的電路。其中包括NMOS管M1、M2、M3、M4，NMOS 管 M11、M12、M13、M14，PMOS 管 M21、M22、M23，NMOS 管 M31、M32，PMOS 管 M41，NMOS 管M42，電容C43，施密特反相器G51，與非門G61。
[0023]連接關(guān)系如圖3所示。NMOS管M1、M2、M3、M4的源極接地，柵極接外部輸入的頻率控制電壓Vemtrol，漏極分別接NMOS管M11、M12、M13、M14的源極；
[0024]NMOS管M11、M12、M13、M14的柵極接配置信號(hào)Demtajl，漏極與PMOS管M21的柵極、PMOS管M21的漏極、PMOS管M22的柵極以及PMOS管M23的柵極連接在一起；
[0025]PMOS管M21的源極接電源，PMOS管M22的源極接電源，PMOS管M23的源極接電源，PMOS管M23的漏極接PMOS管M41的源極，NMOS管M31的源極接地，NMOS管M31的柵極、NMOS管M31的漏極、PMOS管M22的漏極、NMOS管M32的柵極連接在一起；
[0026]NMOS管M32的源極接地，漏極接NMOS管M42的源極；PM0S管M41的柵極與NMOS管M42的柵極連接，同時(shí)，PMOS管M41的柵極還與與非門G61的輸出端連接在一起；
[0027]PMOS管M41的漏極與NMOS管M42的漏極連接，同時(shí)，PMOS管M41的漏極還通過(guò)電容C43接地，PMOS管M41的漏極還通過(guò)施密特反相器G51連接到與非門G61的一個(gè)輸出端，PMOS管M41的漏極連接施密特反相器G51的輸入端；與非門G61的另一個(gè)輸入端連接使能信號(hào)EN，與非門G61的輸出既為所述整個(gè)可配置壓控振蕩器器的輸出時(shí)鐘CLK_0UT。[0028]與非門G61的輸出既是整個(gè)電路的輸出，記為CLK_0UT ;記連接PMOS管M41的漏極、NMOS管M42的漏極、電容C43的一端、施密特反相器G51輸入端的節(jié)點(diǎn)為NI ；N2節(jié)點(diǎn)為施密特反相器G51的輸出和與非門G61的一個(gè)輸入端之間的節(jié)點(diǎn)。
[0029]PMOS管M41、NM0S管M42的功能類似一個(gè)反相器，其輸入是PMOS管M41與NMOS管M42的柵極，輸出是PMOS管M41與NMOS管M42的漏極，其電流驅(qū)動(dòng)強(qiáng)度受PMOS管M23與NMOS管M32控制。EN為I時(shí)，與非門G61的功能相當(dāng)于一個(gè)反相器，與PMOS管M41與NMOS管M42、施密特反相器G51組成了一個(gè)3級(jí)環(huán)振，實(shí)現(xiàn)振蕩器的功能。EN使能后順序發(fā)生如下事件:CLK_0UT由I變?yōu)?，NI緩慢的由O上升為1，N2由I變?yōu)?，CLK_0UT由O變?yōu)?，NI緩慢的由I下降為0，N2由O變?yōu)镮。之后不斷重復(fù)該過(guò)程，直到EN變?yōu)镺環(huán)路停止振蕩，電路回到初始狀態(tài)。
[0030]NI電壓改變的速率由電容C43充放電速度確定，而電容C43充電電流大小受PMOS管M23控制，放電電流大小受NMOS管M32控制。PMOS管M21、M22、M23與NMOS管M31、M32分別組成電流鏡，電容C43充放電電流最終由NMOS管Ml、M2、M3、M4與NMOS管Mil、Ml2、M13、M14的工作狀態(tài)確定。Dcontrol為4位寬信號(hào)，每一位分別確定NMSO管M11、M12、M13、M14是否允許電流通過(guò)，決定了 VCO工作的頻率區(qū)間;Vcontrol決定NMOS管M1、M2、M3、M4中每個(gè)NMOS管中電流的大小，使VCO的輸出頻率可以在某個(gè)區(qū)間內(nèi)連續(xù)調(diào)節(jié)。V_trol與Drantajl最終決定電容C43充放電速率，也就決定了 VCO的振蕩周期。為便于說(shuō)明，本發(fā)明取D_trol為4位寬信號(hào)，可以控制4條支路的通、斷。D_trol可以為任意位寬信號(hào)，每位控制一條支路。
[0031]圖4所示為Drantrol不同時(shí)VCO振蕩頻率范圍，VCO可工作的振蕩頻率為各分立區(qū)間的總和。注意，為保證振蕩頻率區(qū)間連續(xù)，不同D_tMl指定的振蕩頻率區(qū)間必須有重疊。
【權(quán)利要求】
1.一種應(yīng)用于FPGA的可配置壓控振蕩器器，其特征在于包括:NMOS管M1、M2、M3、M4、皿11、]?12、]\113、]\114、]\01、]\02、]\142、？]\?)5管厘21、]\122、]\123、]\141、電容 C43、施密特反相器 G51和與非門G61 ； NMOS管Ml、M2、M3、M4的源極接地，柵極接外部輸入的頻率控制電壓V_tMl，漏極分別接 NMOS 管 M11、M12、M13、M14 的源極； NMOS管M11、M12、M13、M14的柵極接配置信號(hào)Drantajl，漏極與PMOS管M21的柵極、PMOS管M21的漏極、PMOS管M22的柵極以及PMOS管M23的柵極連接在一起； PMOS管M21的源極接電源，PMOS管M22的源極接電源，PMOS管M23的源極接電源，PMOS管M23的漏極接PMOS管M41的源極，NMOS管M31的源極接地，NMOS管M31的柵極、NMOS管M31的漏極、PMOS管M22的漏極、NMOS管M32的柵極連接在一起； NMOS管M32的源極接地，漏極接NMOS管M42的源極；PM0S管M41的柵極與NMOS管M42的柵極連接，同時(shí)，PMOS管M41的柵極還與與非門G61的輸出端連接在一起； PMOS管M41的漏極與NMOS管M42的漏極連接，同時(shí)，PMOS管M41的漏極還通過(guò)電容C43接地，PMOS管M41的漏極還通過(guò)施密特反相器G51連接到與非門G61的一個(gè)輸出端，PMOS管M41的漏極連接施密特反相器G51的輸入端；與非門G61的另一個(gè)輸入端連接使能信號(hào)EN，與非門G61的輸出既為所述整個(gè)可配置壓控振蕩器器的輸出時(shí)鐘CLK_0UT。
2.根據(jù)前例要求I所述的一種應(yīng)用于FPGA的可配置壓控振蕩器器，其特征在于:位寬配置信號(hào)Demtrol為4位寬信號(hào)，每一位分別確定匪SO管Mil、M12、M13、M14是否允許電流通過(guò)；頻率控制電壓V_tMl決定NMOS管Ml、M2、M3、M4中每個(gè)NMOS管中電流的大小。
3.根據(jù)前例要求2所述的一種應(yīng)用于FPGA的可配置壓控振蕩器器，其特征在于:頻率控制電壓V_tMl與配 置信號(hào)D_tMl共同控制電容C43的充放電速率，控制輸出時(shí)鐘CLK_0UT的頻率。
【文檔編號(hào)】H03L7/099GK103916122SQ201410086118
【公開日】2014年7月9日 申請(qǐng)日期:2014年3月10日 優(yōu)先權(quán)日:2014年3月10日
【發(fā)明者】李智, 王文鋒, 倪劼, 陳雷, 李學(xué)武, 孫華波, 張健, 田藝, 張?jiān)畦? 王浩弛, 趙元富, 文治平 申請(qǐng)人:北京時(shí)代民芯科技有限公司, 北京微電子技術(shù)研究所