一種高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器的制造方法
【專利摘要】本發(fā)明公開了一種高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器，包括第一及第二采樣電路，第一及第二電容陣列，4bit快閃式sub-ADC，交替比較器，邏輯控制電路和數(shù)字加權(quán)電路，第一及第二電容陣列均包括溫度計(jì)碼的高有效位電容陣列和亞二進(jìn)制的低有效位電容陣列。利用本發(fā)明，通過在循環(huán)解析過程前加入了快閃式sub-ADC，可以有效減少循環(huán)的次數(shù)，縮短解析時(shí)間；通過引入交替比較器，消除了傳統(tǒng)結(jié)構(gòu)中比較器的復(fù)位時(shí)間，突破了速度瓶頸，加快了解析速度；由于加入的快閃式sub-ADC位數(shù)較低，并采用插值技術(shù)和動(dòng)態(tài)電路結(jié)構(gòu)，增加的功耗很小，實(shí)現(xiàn)成本比較低；此外，引入的交替比較器并不會(huì)增加總比較次數(shù)，因此功耗也不會(huì)增加。
【專利說明】一種高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及逐次逼近式模擬數(shù)字轉(zhuǎn)換器領(lǐng)域，尤其涉及一種高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器。
【背景技術(shù)】
[0002]無線通信產(chǎn)業(yè)和大規(guī)模數(shù)字集成電路技術(shù)在過去十幾年有了飛速的發(fā)展，模數(shù)轉(zhuǎn)換器(ADC)—作為模擬世界和數(shù)字世界的橋梁，也有了極大的飛躍，特別是逐次逼近式模數(shù)轉(zhuǎn)換器(SARADC)在深亞微米工藝的不斷推進(jìn)下，速度有了成數(shù)十倍的增長(zhǎng)。與其他結(jié)構(gòu)的ADC相比，SARADC是一種中高精度、中高速度、低功耗和占用面積小的結(jié)構(gòu)。但是傳統(tǒng)的SAR ADC仍然無法替代流水線式模數(shù)轉(zhuǎn)換器(PIPELINE ADC)在高速應(yīng)用領(lǐng)域的地位，因?yàn)槠湎到y(tǒng)結(jié)構(gòu)注定了在每個(gè)轉(zhuǎn)換周期都要進(jìn)行至少N-1 (N為模數(shù)轉(zhuǎn)換器的分辨率)次查找，這是一個(gè)顯著的缺點(diǎn)，該系統(tǒng)結(jié)構(gòu)阻礙了 SARADC向更高速的領(lǐng)域邁進(jìn)。
[0003]傳統(tǒng)SAR ADC由時(shí)鐘產(chǎn)生電路、比較器、邏輯控制電路和電容陣列數(shù)模轉(zhuǎn)換器(capacitor array DAC)組成。每個(gè)時(shí)鐘周期內(nèi)該ADC需要完成以下工作:1、對(duì)輸入信號(hào)進(jìn)行采樣，所需時(shí)間為Tsample ;2、對(duì)DAC上所存儲(chǔ)的電荷信息進(jìn)行解析，該過程又分為N(N為模數(shù)轉(zhuǎn)換器的分辨率)個(gè)循環(huán)，每個(gè)循環(huán)又分解為比較器鎖定(Taff)、控制電路傳遞延遲(Tltjgic)、DAC建立到要求精度(TDA。)三個(gè)步驟，其中最后一個(gè)循環(huán)不需要控制電路和DAC動(dòng)作。
[0004]由此可以計(jì)算出傳統(tǒng)SARADC的每個(gè)時(shí)鐘周期的最短時(shí)間為:
[0005]Tadc — Tsample+ (N-1) X (Tlogic+TDAC) +NXTcmp
[0006]以常見的IObit SARADC為例，在典型的130nm CMOS工藝節(jié)點(diǎn)上，由上述延時(shí)所確定的TAD。很難小于12.5ns，即采樣頻率限制在80MSPs以下。
[0007]在更高速的應(yīng)用中，通常采用更高速度的PIPELINE ADC來滿足系統(tǒng)需求，然而，PIPELINE ADC因其內(nèi)部必需的高性能運(yùn)放而功耗大大增加，在許多便攜式和電池供電的應(yīng)用中會(huì)顯著縮短電池使用時(shí)間，如何在保持SAR ADC低功耗優(yōu)勢(shì)的前提下有效的提升采樣頻率成為本領(lǐng)域技術(shù)人員亟待解決的問題。

【發(fā)明內(nèi)容】

[0008](一 )要解決的技術(shù)問題
[0009]鑒于上述技術(shù)問題，本發(fā)明提供了一種高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器，以在保持低功耗優(yōu)勢(shì)的同時(shí)，有效提高采樣頻率。
[0010](二)技術(shù)方案
[0011]為達(dá)到上述目的，本發(fā)明提供了一種高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器，該模數(shù)轉(zhuǎn)換器包括第一及第二采樣電路(S/H)，第一及第二電容陣列(DAC)，4bit快閃式sub-ADC (Flash)，交替比較器(CMP)，邏輯控制電路(SAR)和數(shù)字加權(quán)電路(DEC)，且第一及第二電容陣列(DAC)均包括溫度計(jì)碼的高有效位電容陣列(MSB)和亞二進(jìn)制(sub-2radix)的低有效位電容陣列(LSB);其中，第一采樣電路(S/Η)分別與快閃式sub-ADC (Flash)輸入端及第一電容陣列(DAC)輸出端相連接，第二采樣電路(S/Η)分別與快閃式sub-ADC (Flash)輸入端及第二電容陣列(DAC)輸出端相連接；第一及第二電容陣列(DAC)的控制端通過選通開關(guān)連接到參考電壓(VMf)或地(GND)，第一及第二電容陣列(DAC)的高有效位電容陣列(MSB)被分為15個(gè)等值電容Cfl，Cf2,……Cfl5，與其連接的選通開關(guān)由快閃式sub-ADC(Flash)的輸出信號(hào)控制；交替比較器(CMP)連接到邏輯控制電路(SAR)的輸入端，邏輯控制電路(SAR)的輸出信號(hào)連接到低有效位電容陣列(LSB)的開關(guān)控制端；數(shù)字加權(quán)電路(DEC)輸入端連接至快閃式sub-ADC (Flash)的數(shù)字輸出端和邏輯控制電路(SAR)的輸出端。
[0012]上述方案中，所述第一及第二采樣電路(S/Η)用于將外部輸入模擬信號(hào)采樣到第一及第二電容陣列(DAC)上等待后續(xù)量化處理。
[0013]上述方案中，所述高有效位電容陣列(MSB)用于根據(jù)快閃式sub-ADC (Flash)的判斷結(jié)果一次性完成高4位的建立過程；所述低有效位電容陣列(LSB)用于消除快閃式sub-ADC (Flash)的比較誤差和第一及第二電容陣列(DAC)的建立誤差。
[0014]上述方案中，所述4bit快閃式sub-ADC (Flash)用于將第一及第二采樣電路(S/H)上的信號(hào)進(jìn)行首次4位量化，并控制高有效位電容陣列(MSB)進(jìn)行選擇性下拉。
[0015]上述方案中，所述交替比較器(CMP)用于判斷電容陣列(DAC)差分輸出電壓的符號(hào)，并傳遞給所述邏輯控制電路(SAR)。
[0016]上述方案中，所述交替比較器(CMP)包括:第一及第二動(dòng)態(tài)比較器(CMP1，CMP2)，一個(gè)失調(diào)校正電路(Offset calibration logic)和一個(gè)電荷泵電路(CP),其中:第一動(dòng)態(tài)比較器(CMPl)的輸入端連接到第一及第二電容陣列(DAC)的共同輸出端，第一動(dòng)態(tài)比較器(CMPl)的輸出端連接到失調(diào)校正電路的輸入端；第二動(dòng)態(tài)比較器(CMP2)的輸入端連接到第一及第二電容陣列(DAC)的共同輸出端，第二動(dòng)態(tài)比較器(CMP2)的輸出端連接到失調(diào)校正電路的輸入端；第一動(dòng)態(tài)比較器(CMPl)的輸入對(duì)管的襯底電壓連接電源電壓VDD，第二動(dòng)態(tài)比較器(CMP2)的輸入對(duì)管的襯底電壓通過開關(guān)連接到電荷泵電路(CP)的輸出端；失調(diào)校正電路的輸出連接到電荷泵電路(CP)的上拉管和下拉管的控制端；失調(diào)校正電路同時(shí)控制電荷泵電路(CP)輸出端的開關(guān)，以便校正電路選擇需要校正的晶體管，從而實(shí)現(xiàn)對(duì)第二動(dòng)態(tài)比較器(CMP2)失調(diào)電壓的校準(zhǔn)。
[0017]上述方案中，所述第一動(dòng)態(tài)比較器(CMPl)用于對(duì)第一及第二電容陣列(DAC)共同輸出端差分電壓的符號(hào)判斷；所述第二動(dòng)態(tài)比較器(CMP2)用于對(duì)第一及第二電容陣列(DAC)共同輸出端差分電壓的符號(hào)判斷；所述第一及第二動(dòng)態(tài)比較器(CMP1，CMP2) 一直在不同狀態(tài)下交替工作，并將判斷結(jié)果輸入到失調(diào)矯正電路中做失調(diào)判斷，根據(jù)判斷結(jié)果，所述電荷泵電路(CP)用于對(duì)第二動(dòng)態(tài)比較器(CMP2)的某一輸入管的背柵做充放電處理，直到第二動(dòng)態(tài)比較器(CMP2)與第一動(dòng)態(tài)比較器(CMPl)的失調(diào)電壓相等。
[0018]上述方案中，所述第一及第二動(dòng)態(tài)比較器一直在不同狀態(tài)下交替工作，是一直在復(fù)位態(tài)和鎖定態(tài)下交替工作。
[0019]上述方案中，所述邏輯控制電路(SAR)用于對(duì)低有效位電容陣列(LSB)進(jìn)行選擇性下拉。
[0020]上述方案中，所述數(shù)字加權(quán)電路(DEC)用于收集4bit快閃式sub-ADC (Flash)和交替比較器(CMP)的判斷結(jié)果，并綜合成為二進(jìn)制編碼輸出。
[0021](三)有益效果
[0022]從上述技術(shù)方案可以看出，本發(fā)明提供的高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器具有以下有益效果:
[0023]I)通過在循環(huán)解析過程前加入了快閃式sub-ADC，可以有效減少循環(huán)的次數(shù)，縮短解析時(shí)間；
[0024]2)通過引入交替比較器，消除了傳統(tǒng)結(jié)構(gòu)中比較器的復(fù)位時(shí)間，突破了速度瓶頸，加快了解析速度。
[0025]3)由于加入的快閃式sub-ADC位數(shù)較低，并采用插值技術(shù)和動(dòng)態(tài)電路結(jié)構(gòu)，增加的功耗很小，實(shí)現(xiàn)成本比較低；此外，引入的交替比較器并不會(huì)增加總比較次數(shù)，因此功耗也不會(huì)增加，保留了傳統(tǒng)SAR結(jié)構(gòu)的低功耗特色。
【專利附圖】

【附圖說明】
[0026]圖1為本發(fā)明提供的高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；
[0027]圖2為圖1中交替比較器的結(jié)構(gòu)示意圖；
[0028]圖3為傳統(tǒng)SARADC、快閃加逐次比較式ADC、快閃加交替比較式SARADC的時(shí)序?qū)Ρ仁疽鈭D。
【具體實(shí)施方式】
[0029]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說明。
[0030]需要說明的是，在附圖或說明書描述中，相似或相同的部分都使用相同的圖號(hào)。附圖中未繪示或描述的實(shí)現(xiàn)方式，為所屬【技術(shù)領(lǐng)域】中普通技術(shù)人員所知的形式。另外，雖然本文可提供包含特定值的參數(shù)的示范，但應(yīng)了解，參數(shù)無需確切等于相應(yīng)的值，而是可在可接受的誤差容限或設(shè)計(jì)約束內(nèi)近似于相應(yīng)的值。
[0031]本發(fā)明不需要在傳統(tǒng)SAR ADC中引入大功耗模塊，只需要加入一個(gè)低分辨率的快閃式sub-ADC (Flash)和一個(gè)交替比較器電路(CMP)。其中快閃式sub-ADC (Flash)增加了較小的功耗，而交替比較器(CMP)引入的功耗則可以忽略不計(jì)?？扉W式sub-ADC (Flash)用于替換傳統(tǒng)SARADC中前面4位高有效位電容陣列MSB的轉(zhuǎn)換過程，而交替比較器(CMP)則用于加速余下的N-4+1位低有效位電容陣列LSB(其中I位用作冗余位用于消除快閃式sub-ADC (Flash)的比較誤差和電容DAC的建立誤差)的轉(zhuǎn)換過程。兩種方式同時(shí)使用從而大大加快了 SAR ADC的解析速度，同時(shí)保留了 SARADC的低功耗特點(diǎn)。
[0032]在本發(fā)明的一個(gè)示例性實(shí)施例中，提供了一種快閃加交替比較式SARADC，如圖1和圖2所示，圖1為本發(fā)明提供的高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖，圖2為圖1中交替比較器的結(jié)構(gòu)示意圖。
[0033]請(qǐng)參照?qǐng)D1，該模數(shù)轉(zhuǎn)換器包括:第一及第二采樣電路(S/H)，第一及第二電容陣列(DAC)，4bit快閃式sub-ADC(Flash)，交替比較器(CMP)，邏輯控制電路(SAR)和數(shù)字加權(quán)電路(DEC)，且第一及第二電容陣列(DAC)均包括溫度計(jì)碼的高有效位電容陣列(MSB)和亞二進(jìn)制(Sub-2radiX)的低有效位電容陣列(LSB)。其中，第一采樣電路分別與快閃式sub-ADC (Flash)輸入端及第一電容陣列(DAC)輸出端相連接,第二米樣電路分別與快閃式sub-ADC (Flash)輸入端及第二電容陣列(DAC)輸出端相連接；第一及第二電容陣列(DAC)的控制端通過選通開關(guān)連接到參考電壓(Vref)或地(GND)，第一及第二電容陣列(DAC)的高有效位電容陣列(MSB)部分為溫度計(jì)碼方式，分為15個(gè)等值電容Cfl，Cf2,……Cfl5，用于……。與該高有效位電容陣列(MSB)連接的選通開關(guān)由快閃式sub-ADC(Flash)的輸出信號(hào)控制。交替比較器(CMP)連接到邏輯控制電路(SAR)的輸入端，邏輯控制電路(SAR)的輸出信號(hào)連接到低有效位電容陣列(LSB)的開關(guān)控制端，低有效位電容陣列(LSB)為亞二進(jìn)制(sub_2radix)編碼,用于消除快閃式sub-ADC(Flash)的比較誤差和第一及第二電容陣列(DAC)的建立誤差。數(shù)字加權(quán)電路(DEC)輸入端連接至快閃式sub-ADC (Flash)的數(shù)字輸出端和邏輯控制電路(SAR)的輸出端，將交替比較器(CMP)結(jié)果按照相應(yīng)的電容權(quán)重相加，得出最終轉(zhuǎn)換數(shù)字量。
[0034]第一采樣電路(S/Η)用于將外部輸入模擬信號(hào)采樣到第一電容陣列(DAC)上等待后續(xù)量化處理，第二采樣電路(S/Η)用于將外部輸入模擬信號(hào)采樣到第二電容陣列(DAC)上等待后續(xù)量化處理。4bit快閃式sub-ADC (Flash)用于將第一及第二采樣電路(S/Η)上的信號(hào)進(jìn)行首次4位量化，并控制高有效位電容陣列(MSB)進(jìn)行選擇性下拉，動(dòng)作完成后，交替比較器(CMP)用于判斷電容陣列(DAC)差分輸出電壓的符號(hào)，并傳遞給邏輯控制電路(SAR)對(duì)低有效位電容陣列(LSB)進(jìn)行選擇性下拉，數(shù)字加權(quán)電路(DEC)用于收集4bit快閃式sub-ADC (Flash)和交替比較器(CMP)的判斷結(jié)果，并綜合成為二進(jìn)制編碼輸出。
[0035]圖1中，該第一米樣電路(S/Η)將信號(hào)同時(shí)米樣至第一電容陣列DAC與4bit快閃式sub-ADC (Flash)上，該第二采樣電路(S/Η)將信號(hào)同時(shí)采樣至第二電容陣列DAC與4bit快閃式sub-ADC (Flash)上，采樣相完畢后觸發(fā)快閃式sub-ADC (Flash)解析前4bit高有效位電容陣列數(shù)字碼，并 根據(jù)該結(jié)果將溫度計(jì)碼的高有效位電容陣列MSB拉高或拉低，同時(shí)發(fā)送信號(hào)觸發(fā)低有效位電容陣列(LSB)解析循環(huán)過程。該結(jié)構(gòu)將前4bit的解析時(shí)間由傳統(tǒng)結(jié)構(gòu)的4X (TCMP+Tlogic+TDAC)改善為約Taff，大大縮短了解析時(shí)間。圖3顯示了相對(duì)傳統(tǒng)結(jié)構(gòu)的時(shí)序改進(jìn)比較結(jié)果，圖3比較了加入交替比較的SARADC的時(shí)序圖，可見有效加快了 LSB的解析循環(huán)過程。
[0036]此外，傳統(tǒng)結(jié)構(gòu)在低有效位的解析過程中，由于DAC中低位電容值很小，可以獲得很快的建立速度，然而由于比較器需要一個(gè)固定的時(shí)間用來復(fù)位，形成了速度瓶頸。為解決上述問題，本發(fā)明提供一種交替比較的解析方式用于獲得更大的速度提升。
[0037]圖2為圖1中交替比較器的結(jié)構(gòu)示意圖，該交替比較器包括:第一及第二動(dòng)態(tài)比較器(CMP1，CMP2)，一個(gè)失調(diào)校正電路(Offset calibration logic)和一個(gè)電荷泵電路(CP)。其中，所述第一動(dòng)態(tài)比較器(CMPl)用于對(duì)第一及第二電容陣列(DAC)共同輸出端差分電壓的符號(hào)判斷；所述第二動(dòng)態(tài)比較器(CMP2)用于對(duì)第一及第二電容陣列(DAC)共同輸出端差分電壓的符號(hào)判斷；第一及第二動(dòng)態(tài)比較器(CMP1，CMP2) 一直在不同狀態(tài)(復(fù)位態(tài)和鎖定態(tài))下交替工作，并將判斷結(jié)果輸入到失調(diào)矯正電路中做失調(diào)判斷，根據(jù)判斷結(jié)果，電荷泵電路(CP)用于對(duì)第二動(dòng)態(tài)比較器(CMP2)的某一輸入管的背柵做充放電處理，直到第二動(dòng)態(tài)比較器(CMP2)與第一動(dòng)態(tài)比較器(CMPl)的失調(diào)電壓相等。
[0038]其中第一動(dòng)態(tài)比較器(CMPl)的輸入端連接到第一及第二電容陣列(DAC)的共同輸出端，第一動(dòng)態(tài)比較器(CMPl)的輸出端連接到失調(diào)校正電路的輸入端；第二動(dòng)態(tài)比較器(CMP2)的輸入端連接到第一及第二電容陣列(DAC)的共同輸出端，第二動(dòng)態(tài)比較器(CMP2)的輸出端連接到失調(diào)校正電路的輸入端；第一動(dòng)態(tài)比較器(CMPl)的輸入對(duì)管(P型MOS管)的襯底電壓連接電源電壓VDD，第二動(dòng)態(tài)比較器(CMP2)的輸入對(duì)管的襯底電壓通過開關(guān)連接到電荷泵電路(CP)的輸出端，失調(diào)校正電路的輸出連接到電荷泵電路(CP)的上拉管和下拉管的控制端，失調(diào)校正電路同時(shí)控制電荷泵電路(CP)輸出端的開關(guān)，以便校正電路選擇需要校正的晶體管，從而實(shí)現(xiàn)對(duì)第二動(dòng)態(tài)比較器(CMP2)失調(diào)電壓的校準(zhǔn)。
[0039]圖2中，由于兩個(gè)動(dòng)態(tài)比較器(CMP1，CMP2)都參加了解析循環(huán)，要求兩個(gè)比較器具有相同的失調(diào)電壓，該電荷泵連接至其中一個(gè)比較器輸入對(duì)管的襯底端，根據(jù)比較結(jié)果實(shí)時(shí)調(diào)節(jié)該比較器的失調(diào)電壓，從而消除了兩個(gè)比較器失調(diào)電壓之間的差異。
[0040]以下分別對(duì)本實(shí)施例一種高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器的工作過程進(jìn)行詳細(xì)說明:
[0041]第一步，采樣階段，采樣開關(guān)(Snl，Sn2，SD1，Sp2)閉合，輸入信號(hào)同時(shí)送入到第一及第二電容陣列DAC和快閃式sub-ADC (Flash)中，請(qǐng)參照?qǐng)D1。
[0042]第二步，采樣結(jié)束，采樣開關(guān)斷開，同時(shí)發(fā)送信號(hào)給快閃式SUb-ADC(FlaSh)。
[0043]第三步，快閃式sub-ADC (Flash)收到信號(hào)后即刻對(duì)內(nèi)部采樣電容上的電壓值進(jìn)行解析，解析完畢后將比較結(jié)果通過溫度計(jì)碼格式輸出給第一及第二電容陣列DAC和數(shù)字加權(quán)電路(DEC)，同時(shí)發(fā)送結(jié)束信號(hào)，該信號(hào)通過一個(gè)延時(shí)電路送至交替比較器(CMP)。
[0044]第四步，第一及第二電容陣列DAC根據(jù)從快閃式sub-ADC得到的比較結(jié)果將15個(gè)MSB電容(Cfl5?Cfl)分別拉至Vref或GND電位，此時(shí)第一及第二電容陣列DAC的輸出端電壓建立到合理電位，等待交替比較器(CMP)動(dòng)作。
[0045]第五步，快閃式sub-ADC將比較結(jié)果鎖存不變，內(nèi)部預(yù)放大器開始預(yù)充電過程。此夕卜，由快閃式sub-ADC發(fā)出的信號(hào)到達(dá)交替比較器(CMP)，將隨后過程詳述如下:
[0046]1、CMP1開始解析DAC輸出電壓，得出第5位數(shù)字碼送至邏輯控制電路和數(shù)字加權(quán)電路。
[0047]2、邏輯控制電路將比較結(jié)果鎖存并發(fā)送信號(hào)到電容陣列DAC，將C1拉至Vref或GND電位。
[0048]3、DAC進(jìn)入建立過程。
[0049]4、DAC建立完畢后，CMP2開始解析DAC輸出電壓，同時(shí)將CMPl設(shè)置于復(fù)位狀態(tài)。解析得出第6位數(shù)字碼送至邏輯控制電路和數(shù)字加權(quán)電路。
[0050]5、邏輯控制電路將比較結(jié)果鎖存并發(fā)送信號(hào)到電容陣列DAC，將C2拉至Vref或GND電位。
[0051]6、DAC進(jìn)入建立過程。
[0052]7、DAC建立完畢后，CMPl開始解析DAC輸出電壓，同時(shí)將CMP2設(shè)置于復(fù)位狀態(tài)。
[0053]8、以上2-7步驟將循環(huán)直到最后I位數(shù)字碼經(jīng)由交替比較器解析完成。
[0054]第六步，假設(shè)最后一位的比較結(jié)果由CMPl產(chǎn)生，此時(shí)CMP2為復(fù)位狀態(tài)。隨即把CMP2切換為工作狀態(tài)，而將CMPl切換為復(fù)位狀態(tài)，再次解析DAC的輸出電壓。最后兩次比較的結(jié)果送至失調(diào)校正電路，該電路將計(jì)算兩次結(jié)果的差異，進(jìn)而判斷兩路比較器失調(diào)電壓是否一致，如果一致則不動(dòng)作，否則控制電荷泵對(duì)CMP2的輸入晶體管背柵電壓做微調(diào)，從而縮小兩路比較器的失調(diào)電壓之差，經(jīng)過多次以上步驟最終將完全消除該差異。[0055]第七步，數(shù)字加權(quán)電路已得到來自快閃式sub-ADC和交替比較器的全部信息，并按照與電容陣列DAC的容值分配比例相等的權(quán)重，將各結(jié)果相加，得出最終數(shù)字碼。至此，本發(fā)明提供的ADC在一個(gè)周期內(nèi)的工作全部完成。
[0056]綜上所述，本發(fā)明提供高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器，不僅能大幅提高SAR ADC的采樣頻率，而且同時(shí)保留了 SAR ADC的低功耗優(yōu)勢(shì)。在現(xiàn)代高速無線通信系統(tǒng)和圖像視頻處理應(yīng)用中，使用本發(fā)明提供的電路相比PIPELINE ADC可以有效的減小電路能耗和面積，從而有效的提聞性能并節(jié)約成本。
[0057]以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于，該模數(shù)轉(zhuǎn)換器包括第一及第二采樣電路(S/Η)，第一及第二電容陣列(DAC)，4bit快閃式sub-ADC (Flash)，交替比較器(CMP)，邏輯控制電路(SAR)和數(shù)字加權(quán)電路(DEC)，且第一及第二電容陣列(DAC)均包括溫度計(jì)碼的高有效位電容陣列(MSB)和亞二進(jìn)制(sub-2radix)的低有效位電容陣列(LSB)； 其中，第一米樣電路(S/Η)分別與快閃式sub-ADC (Flash)輸入端及第一電容陣列(DAC)輸出端相連接，第二采樣電路(S/Η)分別與快閃式sub-ADC (Flash)輸入端及第二電容陣列(DAC)輸出端相連接；第一及第二電容陣列(DAC)的控制端通過選通開關(guān)連接到參考電壓(U或地(GND)，第一及第二電容陣列(DAC)的高有效位電容陣列(MSB)被分為15個(gè)等值電容Cfl，Cf2,……Cfl5，與其連接的選通開關(guān)由快閃式sub-ADC (Flash)的輸出信號(hào)控制；交替比較器(CMP)連接到邏輯控制電路(SAR)的輸入端，邏輯控制電路(SAR)的輸出信號(hào)連接到低有效位電容陣列(LSB)的開關(guān)控制端；數(shù)字加權(quán)電路(DEC)輸入端連接至快閃式sub-ADC (Flash)的數(shù)字輸出端和邏輯控制電路(SAR)的輸出端。
2.根據(jù)權(quán)利要求1所述的高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于，所述第一及第二采樣電路(S/Η)用于將外部輸入模擬信號(hào)采樣到第一及第二電容陣列(DAC)上等待后續(xù)量化處理。
3.根據(jù)權(quán)利要求1所述的高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于，所述高有效位電容陣列(MSB)用于根據(jù)快閃式sub-ADC (Flash)的判斷結(jié)果一次性完成高4位的建立過程；所述低有效位電容陣列(LSB)用于消除快閃式sub-ADC (Flash)的比較誤差和第一及第二電容陣列(DAC)的建立誤差。
4.根據(jù)權(quán)利要求1所述的高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于，所述4bit快閃式sub-ADC (Flash)用于將第一及第二采樣電路(S/Η)上的信號(hào)進(jìn)行首次4位量化，并控制高有效位電容陣列(MSB)進(jìn)行選擇性下拉。
5.根據(jù)權(quán)利要求1所述的高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于，所述交替比較器(CMP)用于判斷電容陣列(DAC)差分輸出電壓的符號(hào)，并傳遞給所述邏輯控制電路(SAR)。
6.根據(jù)權(quán)利要求5所述的高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于，所述交替比較器(CMP)包括:第一及第二動(dòng)態(tài)比較器(CMP1，CMP2)，一個(gè)失調(diào)校正電路(Offset calibration logic)和一個(gè)電荷泵電路(CP),其中:第一動(dòng)態(tài)比較器(CMPl)的輸入端連接到第一及第二電容陣列(DAC)的共同輸出端,第一動(dòng)態(tài)比較器(CMPl)的輸出端連接到失調(diào)校正電路的輸入端；第二動(dòng)態(tài)比較器(CMP2)的輸入端連接到第一及第二電容陣列(DAC)的共同輸出端，第二動(dòng)態(tài)比較器(CMP2)的輸出端連接到失調(diào)校正電路的輸入端；第一動(dòng)態(tài)比較器(CMPl)的輸入對(duì)管的襯底電壓連接電源電壓VDD，第二動(dòng)態(tài)比較器(CMP2)的輸入對(duì)管的襯底電壓通過開關(guān)連接到電荷泵電路(CP)的輸出端；失調(diào)校正電路的輸出連接到電荷泵電路(CP)的上拉管和下拉管的控制端；失調(diào)校正電路同時(shí)控制電荷泵電路(CP)輸出端的開關(guān)，以便校正電路選擇需要校正的晶體管，從而實(shí)現(xiàn)對(duì)第二動(dòng)態(tài)比較器(CMP2)失調(diào)電壓的校準(zhǔn)。
7.根據(jù)權(quán)利要求6所述的高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于，所述第一動(dòng)態(tài)比較器(CMPl)用于對(duì)第一及第二電容陣列(DAC)共同輸出端差分電壓的符號(hào)判斷；所述第二動(dòng)態(tài)比較器(CMP2)用于對(duì)第一及第二電容陣列(DAC)共同輸出端差分電壓的符號(hào)判斷；所述第一及第二動(dòng)態(tài)比較器(CMP1，CMP2) 一直在不同狀態(tài)下交替工作，并將判斷結(jié)果輸入到失調(diào)矯正電路中做失調(diào)判斷，根據(jù)判斷結(jié)果，所述電荷泵電路(CP)用于對(duì)第二動(dòng)態(tài)比較器(CMP2)的某一輸入管的背柵做充放電處理，直到第二動(dòng)態(tài)比較器(CMP2)與第一動(dòng)態(tài)比較器(CMPl)的失調(diào)電壓相等。
8.根據(jù)權(quán)利要求7所述的高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于，所述第一及第二動(dòng)態(tài)比較器一直在不同狀態(tài)下交替工作，是一直在復(fù)位態(tài)和鎖定態(tài)下交替工作。
9.根據(jù)權(quán)利要求1所述的高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于，所述邏輯控制電路(SAR)用于對(duì)低有效位電容陣列(LSB)進(jìn)行選擇性下拉。
10.根據(jù)權(quán)利要求1所述的高速快閃加交替比較式逐次逼近模數(shù)轉(zhuǎn)換器，其特征在于，所述數(shù)字加權(quán)電路(DEC)用于收集4bit快閃式sub-ADC (Flash)和交替比較器(CMP)的判斷結(jié)果，并綜合成為二進(jìn)制編碼輸出。
【文檔編號(hào)】H03M1/38GK103905049SQ201410087766
【公開日】2014年7月2日 申請(qǐng)日期:2014年3月11日 優(yōu)先權(quán)日:2014年3月11日
【發(fā)明者】邊程浩, 陳銘義, 周立國(guó), 石寅 申請(qǐng)人:中國(guó)科學(xué)院半導(dǎo)體研究所