鎖頻環(huán)電路和半導(dǎo)體集成電路的制作方法
【專利摘要】一種鎖頻環(huán)電路包括：生成時(shí)鐘的數(shù)字控制振蕩器；以及生成頻率控制代碼以控制時(shí)鐘的振蕩頻率的FLL控制器。FLL控制器包括：將數(shù)字控制振蕩器所生成的時(shí)鐘頻率與倍乘后參考時(shí)鐘頻率進(jìn)行比較的頻率比較單元；以及基于頻率比較單元的比較結(jié)果生成頻率控制代碼以使得數(shù)字控制振蕩器生成的時(shí)鐘頻率與倍乘后參考時(shí)鐘頻率匹配的延遲代碼控制單元。頻率比較單元通過使用第一和第二閾值確定時(shí)鐘頻率。延遲代碼控制單元根據(jù)頻率比較單元的確定生成頻率控制代碼并且將頻率控制代碼輸出至數(shù)字控制振蕩器。
【專利說明】鎖頻環(huán)電路和半導(dǎo)體集成電路
[0001] 相關(guān)申請(qǐng)的奪叉引用
[0002] 本申請(qǐng)基于并且要求享有2013年4月18日提交的日本專利申請(qǐng)No. 2013-087802 的優(yōu)先權(quán)，該申請(qǐng)的公開內(nèi)容在此通過引整體并入本文。

【技術(shù)領(lǐng)域】
[0003] 本發(fā)明涉及一種鎖頻環(huán)電路以及包括鎖頻環(huán)電路的半導(dǎo)體集成電路。

【背景技術(shù)】
[0004] 迄今為止，低功耗微計(jì)算機(jī)(微計(jì)算機(jī)、微控制器、微處理器等等在下文中統(tǒng)稱為 "微計(jì)算機(jī)")在許多情形下包括實(shí)時(shí)時(shí)鐘（RTC)功能。此外，需要提高移動(dòng)設(shè)備的電池壽命， 諸如使用電池操作的智能手機(jī)和數(shù)字照相機(jī)（DSC)。此外，大型家用電器(諸如電冰箱和洗 衣機(jī)）要環(huán)境友好以及經(jīng)濟(jì)友好(環(huán)境經(jīng)濟(jì)友好的）并且具有改進(jìn)的節(jié)能性能。在這些情形 下，具有低電壓、低功耗和高性能的微計(jì)算機(jī)傾向于在其中包含作為外部部件的時(shí)鐘專用 芯片RTC，并且需要采用具有32. 768KHz頻率的外部晶體振蕩器。
[0005] 在LSI (大規(guī)模集成)的微計(jì)算機(jī)中，從32. 768KHz的低頻時(shí)鐘生成高頻時(shí)鐘。PLL (鎖相環(huán)：相位鎖定環(huán)電路）已知作為用于向LSI內(nèi)部提供高頻時(shí)鐘的典型技術(shù)。
[0006] PLL是倍乘了外部提供的參考時(shí)鐘并且向LSI內(nèi)部提供高頻時(shí)鐘的時(shí)鐘生成器。 傳統(tǒng)地設(shè)計(jì)PLL，其中具有等于參考時(shí)鐘的1/10 (最小1/4)的LPF特性，以便實(shí)現(xiàn)針對(duì) 參考時(shí)鐘的噪聲和波動(dòng)的穩(wěn)定操作（參見Sung Tae Moon、Ari Yakov Valero-L'opez、和 Edgar S'anchez-Sinencio等人的論文〃完全集成頻率綜合器：導(dǎo)論（FULLY INTEGRATED FREQUENCY SYNTHESIZERS:A TUTORIAL) 〃，世界科學(xué)出版社，國際高速電子和系統(tǒng)雜志 (International Journal of High Speed Electronics and Systemsifforld Scientific Publishing Company))。因此，在許多情形下，PLL并不用于僅提供低頻參考時(shí)鐘的LSI。
[0007] 這是因?yàn)楫?dāng)PLL用于僅被供應(yīng)低通低頻參考時(shí)鐘的LSI時(shí)，其LPF特性具有若干 Khz的截止頻率，并且當(dāng)使用單塊電容性元件和電阻性元件實(shí)現(xiàn)PLL時(shí)，需要大的面積，這 在成本方面不切實(shí)際。例如，當(dāng)輸入頻率為32. 768Khz時(shí)，在約3. 2KHz時(shí)需要約l[nF]的 電容值。
[0008] 因此，替代了 PLL，F(xiàn)LL (鎖頻環(huán)）廣泛用作與PLL-樣能夠以小面積在LSI中生成 高頻時(shí)鐘的時(shí)鐘生成器。
[0009] 盡管FLL具有能夠以小面積從低頻時(shí)鐘生成高頻時(shí)鐘的優(yōu)點(diǎn)，但是FLL具有的技 術(shù)問題在于頻率鎖定所需的時(shí)間(鎖定時(shí)間或設(shè)置環(huán)時(shí)間）（下文中稱作"鎖定時(shí)間")長(zhǎng)，因 為低頻時(shí)鐘用作參考。
[0010] 例如，專利申請(qǐng)No. 2004-520779的PCT國際公開文本的已
【公開日】本譯文公開了一 種存儲(chǔ)來自通過光纖傳輸?shù)男盘?hào)的時(shí)鐘的鎖頻環(huán)電路。該鎖頻環(huán)電路包括用于鎖定頻率的 環(huán)路以及用于鎖定相位的環(huán)路，并且具有簡(jiǎn)化雙環(huán)路時(shí)鐘恢復(fù)電路的目的。
[0011] 日本未審查專利申請(qǐng)公開No. 2009-188699中公開的FLL電路實(shí)現(xiàn)了鎖定時(shí)間的 減小，這是有待解決的傳統(tǒng)問題。圖19是示出了現(xiàn)有技術(shù)的數(shù)字控制振蕩器的框圖。如圖 19所示，數(shù)字控制振蕩器510包括2輸入與非門511和數(shù)字控制可變延遲電路512,其中2 輸入與非門的一個(gè)輸入端子施加具有復(fù)位信號(hào)Reset，數(shù)字控制可變延遲電路512包括每 一個(gè)均具有單元延遲量td的N-1個(gè)延遲單元。數(shù)字控制可變延遲電路512的延遲級(jí)N-1 的數(shù)目根據(jù)數(shù)字控制單元520的控制而設(shè)置在給定值，該給定值位于從最小值"0"至最大 值"31"的范圍內(nèi)。因?yàn)?輸入與非門511也具有單元延遲量td，延遲環(huán)振蕩單元的電路類 型的2輸入與非門511和數(shù)字控制可變延遲電路512的總延遲時(shí)間N*td可以設(shè)置在從最 小延遲時(shí)間l*td至最大延遲時(shí)間32*td的范圍內(nèi)。該數(shù)字控制振蕩器可以通過切換延遲 級(jí)的數(shù)目而控制頻率。
[0012] 在日本未審查專利申請(qǐng)公開No. 2009-188699中公開的FLL電路中，存儲(chǔ)器電路被 提供至IP的內(nèi)部，或者至包含IP的LSI，以及關(guān)于FLL電路的數(shù)字控制振蕩器的振蕩頻率 的設(shè)計(jì)信息或計(jì)算結(jié)果信息存儲(chǔ)在存儲(chǔ)器電路中，由此使其能夠大大減小鎖定時(shí)間。


【發(fā)明內(nèi)容】

[0013] 然而，在數(shù)字控制振蕩器和使用數(shù)字控制振蕩器的數(shù)字控制FLL電路中，輸出時(shí) 鐘的抖動(dòng)性能由數(shù)字控制振蕩器的頻率精度確定，其中在包括延遲單元的典型數(shù)字控制振 蕩器中，精度由CMOS電路的延遲確定，因此限制了其性能。另外一個(gè)問題在于：由于對(duì)于每 個(gè)參考時(shí)鐘重復(fù)執(zhí)行控制，這惡化了頻率精度，因此在輸出時(shí)鐘中發(fā)生確定性的抖動(dòng)。
[0014] 從以下說明書和附圖將明確本發(fā)明的有待解決的其他問題和新穎性特征。
[0015] 本發(fā)明的一個(gè)示例性特征的方面是鎖頻環(huán)電路，包括：生成時(shí)鐘的數(shù)字控制振蕩 器；以及生成頻率控制代碼以控制時(shí)鐘的振蕩頻率的FLL控制器。FLL控制器包括：將數(shù)字 控制振蕩器所生成的時(shí)鐘的頻率與倍乘的參考時(shí)鐘的頻率進(jìn)行比較的頻率比較單元；以延 遲代碼控制單元，其基于頻率比較單元的比較結(jié)果生成頻率控制代碼以使得數(shù)字控制振蕩 器所生成的時(shí)鐘的頻率與倍乘的參考時(shí)鐘的頻率匹配。頻率比較單元通過使用第一閾值和 第二閾值確定時(shí)鐘的頻率。延遲代碼控制單元根據(jù)頻率比較器的確定結(jié)果生成頻率控制代 碼，并且向數(shù)字控制振蕩器輸出頻率控制代碼。
[0016] 根據(jù)本發(fā)明的一個(gè)示例性特征方面，能夠提供一種具有增強(qiáng)頻率精度的鎖頻環(huán)電 路，以及一種包含該鎖頻環(huán)電路的半導(dǎo)體集成電路。

【專利附圖】

【附圖說明】
[0017] 結(jié)合附圖從以下某些實(shí)施例的說明將更易于明確上述和其他特征方面、優(yōu)點(diǎn)和特 征，其中：
[0018] 圖1是示出了根據(jù)一個(gè)實(shí)施例的半導(dǎo)體集成電路裝置的框圖；
[0019] 圖2是示出了 CPG電路的框圖；
[0020] 圖3是示出了根據(jù)一個(gè)實(shí)施例的FLL電路的框圖；
[0021] 圖4是示出了根據(jù)一個(gè)實(shí)施例的FLL電路的數(shù)字控制振蕩器的框圖；
[0022] 圖5是示出了根據(jù)一個(gè)實(shí)施例的在FLL電路的數(shù)字控制振蕩器中的參考電壓生成 電路的電路圖；
[0023] 圖6是示出了根據(jù)一個(gè)實(shí)施例的在FLL電路的數(shù)字控制振蕩器中的電流生成電路 的電路圖；
[0024] 圖7是示出了根據(jù)一個(gè)實(shí)施例的電阻器R5并且也示出了微調(diào)開關(guān)的圖，其中電阻 器R5構(gòu)成FLL電路的數(shù)字控制振蕩器中的電流生成電路，微調(diào)開關(guān)由數(shù)字控制信號(hào)DC0_ CODE控制；
[0025] 圖8是示出了根據(jù)一個(gè)實(shí)施例的FLL電路的數(shù)字控制振蕩器中振蕩電路的電路 圖；
[0026] 圖9是示出了圖8中所示振蕩電路的操作的時(shí)序圖；
[0027] 圖10是示出了圖8中所示振蕩電路的操作的時(shí)序圖；
[0028] 圖11是示出了根據(jù)一個(gè)實(shí)施例的FLL電路細(xì)節(jié)的框圖；
[0029] 圖12是示出了根據(jù)一個(gè)實(shí)施例的FLL電路的FLL控制器的進(jìn)一步細(xì)節(jié)的框圖；
[0030] 圖13是示出了圖12所示FLL控制器的操作的時(shí)序圖；
[0031] 圖14是示出了圖12所示FLL控制器的操作的時(shí)序圖；
[0032] 圖15是示出了循環(huán)的數(shù)目與抖動(dòng)的幅度之間關(guān)系的示意圖，其中水平軸線表示 循環(huán)的數(shù)目，而垂直軸線表示抖動(dòng)的幅度；
[0033] 圖16A是用于說明FLL電路上長(zhǎng)期抖動(dòng)的影響的示意圖；
[0034] 圖16B是用于說明FLL電路上長(zhǎng)期抖動(dòng)的影響的示意圖；
[0035] 圖16C是用于說明FLL電路上長(zhǎng)期抖動(dòng)的影響的示意圖；
[0036] 圖16D是用于說明FLL電路上長(zhǎng)期抖動(dòng)的影響的示意圖；
[0037] 圖17是示出了根據(jù)一個(gè)參考示例的FLL電路的框圖；
[0038] 圖18示出了典型電流控制振蕩器；以及
[0039] 圖19是示出了現(xiàn)有技術(shù)的數(shù)字控制振蕩器的框圖。

【具體實(shí)施方式】
[0040] 以下將參照附圖詳細(xì)說明具體實(shí)施例。根據(jù)實(shí)施例的半導(dǎo)體裝置可以適用于例如 具有低電壓、低功耗和高性能的微計(jì)算機(jī)，并且包括諸如閃存的存儲(chǔ)器電路。半導(dǎo)體裝置可 以改進(jìn)移動(dòng)裝置中電池壽命，移動(dòng)裝置諸如使用電池操作的智能手機(jī)和DSC (數(shù)字照相機(jī))。 半導(dǎo)體裝置也滿足改進(jìn)諸如電冰箱和洗衣機(jī)的大型家用電器的經(jīng)濟(jì)友好節(jié)能性能的需求。
[0041] 圖1是示出了根據(jù)實(shí)施例的半導(dǎo)體集成電路裝置的框圖。如圖1所示，半導(dǎo)體集 成電路裝置包括例如CPU (中央處理單元）101，RAM (隨機(jī)存取存儲(chǔ)器）102,總線103, ADC (模數(shù)轉(zhuǎn)換器）電路104, RTC電路105,閃存106,以及CPG (時(shí)鐘脈沖生成器）電路107。CPG 電路107包括PLL電路111，F(xiàn)LL電路112, 0SC電路113,以及32KHz 0SC電路114。
[0042] 在該情形下，閃存106保存了用于由FLL電路112初始操作的初始代碼。作為稍 后將要描述的數(shù)字控制信號(hào)DC0_C0DE的替代，F(xiàn)LL電路112在緊接復(fù)位之后的時(shí)間與當(dāng)開 始正常操作時(shí)段的時(shí)間之間的時(shí)段期間使用閃存106中保存的初始代碼，并且調(diào)整所生成 的時(shí)鐘頻率以便與倍乘的參考時(shí)鐘的頻率匹配。在正常操作階段開始之后，由稍后所述的 方法生成頻率控制代碼，以由此控制時(shí)鐘頻率。FLL電路112的數(shù)字控制振蕩器(參見圖3) 通過使用第一和第二閾值確定所生成時(shí)鐘的頻率以及倍乘的參考時(shí)鐘的頻率，并且根據(jù)確 定的結(jié)果生成數(shù)字控制信號(hào)DC0_C0DE。因此，二進(jìn)制閾值的使用（頻率確定計(jì)數(shù)器閾值TH_ LOW和TH_HIGH)減少了數(shù)字控制信號(hào)DC0_C0DE的非必要的改變，由此減小了確定性的抖 動(dòng)，從而導(dǎo)致總周期抖動(dòng)的減小。
[0043] 圖2是示出了 CPG電路107的框圖。如圖2所示，CPG電路107可以包括例如PLL 電路111、FLL電路112、0SC電路113、32KHz0SC電路114、DIV (分頻器）115、以及選擇器 116和117,并且生成具有用于允許微計(jì)算機(jī)操作所需的不同頻率的多個(gè)時(shí)鐘。具有從數(shù) MHz至數(shù)十MHz頻率的32KHz 0SC電路114、0SC電路113以及PLL電路111的組合可以生 成主時(shí)鐘，諸如具有數(shù)十MHz頻率的系統(tǒng)時(shí)鐘和總線時(shí)鐘，這對(duì)于微計(jì)算機(jī)的操作而言是 必需的。具有32. 768KHz頻率的0SC電路114與0SC電路113的組合可以生成用于RTC的 具有32. 768KHz頻率的時(shí)鐘。
[0044] FLL電路112經(jīng)由選擇器116接收32KHz 0SC電路114的輸出時(shí)鐘作為參考時(shí)鐘， 并且可以生成操作微計(jì)算機(jī)所需的具有數(shù)十MHz頻率的時(shí)鐘。換言之，32KHz 0SC114用作 將參考時(shí)鐘提供至FLL電路112的參考時(shí)鐘源單元。CPG電路107經(jīng)由選擇器117從PLL 電路111或FLL電路112選擇并且輸出時(shí)鐘，并且這些時(shí)鐘用作系統(tǒng)時(shí)鐘等等。因?yàn)楦鶕?jù) 該實(shí)施例在FLL電路112中生成的時(shí)鐘具有高度精確頻率特性，因此可以作為PLL電路111 的輸出的替代，在其中并未使用0SC電路113和PLL電路111的操作模式下，該時(shí)鐘可以用 作主時(shí)鐘，諸如系統(tǒng)時(shí)鐘和總線時(shí)鐘。作為32KHz 0SC電路114的具有32. 768KHz頻率的 輸出時(shí)鐘的替代，F(xiàn)LL電路112也可以接收并且使用通過由DIV電路115經(jīng)由選擇器116對(duì) 0SC電路113的時(shí)鐘頻率分頻獲得的參考時(shí)鐘。在該情形下，0SC電路113、DIV電路115以 及選擇器116用作將參考時(shí)鐘提供至FLL電路112的參考時(shí)鐘源單元。
[0045] 在根據(jù)該實(shí)施例的半導(dǎo)體集成電路裝置中，在CPG電路107中，僅可以使用FLL電 路112而不使用PLL電路111，并且當(dāng)使用FLL電路112時(shí)，可以通過僅使用FLL電路112 而不使用來自參考時(shí)鐘源單元的時(shí)鐘而生成時(shí)鐘，諸如32KHz 0SC114。在其中沒有使用這 些電路的情形中，半導(dǎo)體集成電路裝置進(jìn)入待機(jī)狀態(tài)，由此最小化了功耗。
[0046] 接著，將描述根據(jù)一個(gè)實(shí)施例的FLL電路112的概要。在描述該實(shí)施例的FLL電 路之前，首先將描述根據(jù)參考示例的FLL電路。圖17是示出了根據(jù)參考示例的FLL電路的 框圖。FLL電路612包括FLL控制器620和數(shù)字控制振蕩器640。倍乘因子從外部裝置等 等輸入至FLL電路612。
[0047] 由來自外部控制器的數(shù)字控制信號(hào)DC0_C0DE控制數(shù)字控制振蕩器640的振蕩頻 率。通過將要由FLL電路112得到的頻率范圍確定位數(shù)。如果待得到的頻率范圍寬泛，則 可以增大數(shù)字控制信號(hào)DC0_C0DE的位數(shù)，并且當(dāng)待得到的頻率范圍狹窄時(shí)，可以減少位 數(shù)。數(shù)字控制振蕩器640的控制寄存器用作用于具有逐次逼近的確定的裝置(逐次逼近寄 存器：SAR)，由此使其能夠縮短鎖定時(shí)間?？刂破鹘邮諈⒖紩r(shí)鐘（CKREF)、DC0時(shí)鐘（DC0_ CLK)、復(fù)位信號(hào)（RSTN)、倍乘因子信號(hào)（Multiple Factor)、DC0初始代碼（INITC0DE)，并且 輸出數(shù)字控制信號(hào)DC0_C0DE。
[0048] FLL控制器620包括狀態(tài)控制器622、頻率比較單元621、以及延遲代碼控制器 623。狀態(tài)控制器622基于參考時(shí)鐘CKREF控制狀態(tài)。頻率比較單元621將DC0時(shí)鐘DC0_ CLK的頻率與參考時(shí)鐘CKREF的頻率進(jìn)行比較。延遲代碼控制器623根據(jù)比較的結(jié)果調(diào)整、 生成、或選擇數(shù)字控制信號(hào)DC0_C0DE，使得DC0時(shí)鐘DC0_CLK的頻率與(參考時(shí)鐘CKREF的 頻率）X (倍乘因子此1丨丨？16?&(^〇1〇匹配。因此，控制了00)時(shí)鐘00)_0^的輸出頻率。 FLL控制器120的內(nèi)部部件操作為與DC0時(shí)鐘DC0_CLK同步。
[0049] 接著，將描述根據(jù)該實(shí)施例的FLL電路。圖3是示出了根據(jù)該實(shí)施例的FLL電路 的框圖。根據(jù)該實(shí)施例的FLL電路與圖17中所示FLL電路612之處在于：例如，F(xiàn)LL電路 112包括頻率比較單元121、狀態(tài)控制器122和延遲代碼控制器(延遲代碼控制單元)123 ;頻 率比較單元621，將DC0時(shí)鐘DC0_CLK的頻率與參考時(shí)鐘CKREF的頻率進(jìn)行比較；以及延遲 代碼控制器123,根據(jù)比較的結(jié)果調(diào)整、生成或選擇數(shù)字控制信號(hào)DC0_C0DE，使得DC0時(shí)鐘 DC0_CLK的頻率與(參考時(shí)鐘CKREF的頻率)X (倍乘因子)匹配，由此控制了 DC0時(shí)鐘DC0_ CLK的輸出頻率。
[0050] 根據(jù)該實(shí)施例的FLL電路的FLL控制器120具有的特征在于：在將數(shù)字控制振蕩 器所生成的時(shí)鐘頻率與倍乘后參考時(shí)鐘頻率進(jìn)行比較的情形下，使用兩個(gè)閾值(第一和第 二閾值)以由此抑制對(duì)時(shí)鐘頻率的不必要的調(diào)整。因此，在根據(jù)該實(shí)施例的FLL電路112中， 減少了確定性抖動(dòng)，結(jié)果是減少了總的周期抖動(dòng)。這使得甚至在不提供參考的狀態(tài)下能夠 穩(wěn)定地輸出具有高精度的時(shí)鐘。在詳細(xì)描述FLL控制器120之前，將首先描述數(shù)字控制振 蕩器140。
[0051] 圖4是示出了根據(jù)該實(shí)施例的數(shù)字控制振蕩器140的框圖。如圖4所示，根據(jù)該 實(shí)施例的數(shù)字控制振蕩器140包括參考電壓生成電路141、電流生成電路142、以及振蕩電 路143。為了實(shí)現(xiàn)示例性的短鎖定時(shí)間，不具有溫度依賴性并且具有不會(huì)隨著溫度變化的頻 率特性的振蕩電路被用作數(shù)字控制振蕩器140。因此，數(shù)字控制振蕩器140具有能夠溫度微 調(diào)的電路配置，并且被從外部提供溫度微調(diào)信號(hào)T_TRM。該溫度微調(diào)信號(hào)指示了對(duì)于每個(gè) 芯片經(jīng)受溫度微調(diào)的最優(yōu)設(shè)置信息，并且優(yōu)選地配置使得用戶無法改變信息。該溫度微調(diào) 信息從閃存106等等載入寄存器109中，并且輸入至數(shù)字控制振蕩器140。稍后將描述微調(diào) 方法。
[0052] 溫度微調(diào)信號(hào)T_TRM輸入至參考電壓生成電路141，并且數(shù)字控制信號(hào)DC0_C0DE 輸入至電流生成電路142。參考電壓生成電路141基于溫度微調(diào)信號(hào)T_TRM生成第一參考 電壓Vrefl和第二參考電壓Vref2,并且將第一參考電壓Vrefl輸出至電流生成電路142、 以及將第二參考電壓Vref 2輸出至振蕩電路143。電流生成電路142從第一參考電壓Vrefl 生成控制電流lent。振蕩電路143接收控制電流lent和第二參考電壓Vref2,并且生成 DC0時(shí)鐘DC0_C0DE。以下將描述其細(xì)節(jié)。
[0053] 圖5是示出了參考電壓生成電路141的框圖。如圖5所示，在參考電壓生成電路 141中，連接至VCC的M0S晶體管151、差分放大器152、以及連接至VSS的M0S晶體管154 串聯(lián)。類似地，連接至VCC的M0S晶體管154、電阻器R0、以及連接至VSS的雙極晶體管155 串聯(lián)。同樣地，連接至VCC的M0S晶體管156與可變電阻器R1串聯(lián)，并且與電阻器R1串聯(lián) 的雙極晶體管157和連接至VSS的電阻器R2與電阻器R3和R4并聯(lián)。這些部件并聯(lián)在VCC 和VSS之間。基礎(chǔ)電路是BGR (帶隙參考）電路，其包括M0S晶體管156、電阻器R1、雙極晶 體管157和電阻器R2,并且根據(jù)Iptat2電流生成參考電壓Vrefl和Vref2。
[0054] Iptat2電流具有如以下的值。

【權(quán)利要求】
1. 一種鎖頻環(huán)電路，包括： 數(shù)字控制振蕩器，其生成時(shí)鐘；以及 FLL控制器，其生成頻率控制代碼以控制所述時(shí)鐘的振蕩頻率，其中 所述FLL控制器包括： 頻率比較單元，其將由所述數(shù)字控制振蕩器所生成的時(shí)鐘的頻率與經(jīng)倍乘的參考時(shí)鐘 的頻率進(jìn)行比較；以及 延遲代碼控制單元，其基于所述頻率比較單元的比較結(jié)果生成所述頻率控制代碼，使 得由所述數(shù)字控制振蕩器所生成的所述時(shí)鐘的頻率與所述經(jīng)倍乘的參考時(shí)鐘的頻率匹配， 所述頻率比較單元通過使用第一閾值和第二閾值確定所述時(shí)鐘的頻率，以及 所述延遲代碼控制單元根據(jù)所述頻率比較單元的確定結(jié)果生成所述頻率控制代碼，并 且將所述頻率控制代碼輸出至所述數(shù)字控制振蕩器。
2. 根據(jù)權(quán)利要求1所述的鎖頻環(huán)電路，其中，根據(jù)倍乘因子將所述第一閾值和所述第 二閾值設(shè)置為不同值。
3. 根據(jù)權(quán)利要求1所述的鎖頻環(huán)電路，其中，以使得所述第一閾值和所述第二閾值之 間的差值隨著倍乘因子增大而增大的方式設(shè)置所述第一閾值和所述第二閾值。
4. 根據(jù)權(quán)利要求2所述的鎖頻環(huán)電路，其中，當(dāng)所述頻率比較單元確定所述時(shí)鐘的頻 率小于所述第一閾值、或者大于所述第二閾值時(shí)，所述延遲代碼控制單元生成所述頻率控 制代碼以調(diào)整所述時(shí)鐘的頻率，以及當(dāng)所述頻率比較單元確定所述時(shí)鐘的頻率等于或者大 于所述第一閾值、并且等于或者小于所述第二閾值時(shí)，所述延遲代碼控制單元輸出所述頻 率控制代碼以維持所述時(shí)鐘的當(dāng)前頻率。
5. 根據(jù)權(quán)利要求1所述的鎖頻環(huán)電路，其中，所述數(shù)字控制振蕩器包括： 參考電壓生成電路，其生成第一參考電壓和第二參考電壓； 電流生成電路，其接收所述第一參考電壓并且生成控制電流；以及 振蕩電路，其接收所述第二參考電壓以及所述控制電流，并且生成時(shí)鐘， 所述參考電壓生成電路和所述電流生成電路分別生成參考電壓和控制電流，所述參考 電壓和所述控制電流的每一個(gè)的溫度依賴性基本上抵消，以及 所述振蕩電路具有根據(jù)所生成的時(shí)鐘的頻率的值控制由所述振蕩電路所生成的時(shí)鐘 的頻率的功能。
6. 根據(jù)權(quán)利要求5所述的鎖頻環(huán)電路，其中，所述參考電壓生成電路通過使用基于由 所述參考電壓生成電路和所述電流生成電路執(zhí)行的溫度微調(diào)的結(jié)果而生成的溫度微調(diào)信 息來生成所述第一參考電壓和所述第二參考電壓，以及 所述電流生成電路通過使用所述頻率控制代碼生成所述控制電流，所述控制電流基本 上不具有溫度依賴性。
7. 根據(jù)權(quán)利要求5所述的鎖頻環(huán)電路，其中，所述振蕩電路包括： 積分電路，其接收所述第二參考電壓； 電壓控制振蕩器，其基于從所述積分電路輸出的控制電壓而振蕩；以及 自反饋回路，用于所述積分電路以將所述第二參考電壓與基于由所述電壓控制振蕩器 所生成的時(shí)鐘的頻率而生成的比較電壓進(jìn)行比較，以及 所述振蕩電路基于由所述電壓控制振蕩器所生成的所述時(shí)鐘的頻率控制所述控制電 壓的值。
8. 根據(jù)權(quán)利要求1所述的鎖頻環(huán)電路，其中，在緊接在復(fù)位之后的時(shí)間與當(dāng)開始正常 操作時(shí)段時(shí)的時(shí)間之間的時(shí)段期間，所述FLL控制器將保持在存儲(chǔ)器電路中的初始代碼輸 出作為所述頻率控制代碼。
9. 一種半導(dǎo)體集成電路裝置，包括： 鎖頻環(huán)電路； 參考時(shí)鐘源單元，其向所述鎖頻環(huán)電路提供參考時(shí)鐘；以及 存儲(chǔ)器電路，其保存用于所述鎖頻環(huán)電路的初始操作的初始代碼，其中 所述鎖頻環(huán)電路包括： 數(shù)字控制振蕩器，其生成時(shí)鐘；以及 FLL控制器，其生成頻率控制代碼以控制所述時(shí)鐘的振蕩頻率， 所述FLL控制器包括： 頻率比較單元，其將由所述數(shù)字控制振蕩器所生成的時(shí)鐘的頻率與經(jīng)倍乘的參考時(shí)鐘 的頻率進(jìn)行比較；以及 延遲代碼控制單元，其基于所述頻率比較單元的比較結(jié)果生成所述頻率控制代碼，使 得由所述數(shù)字控制振蕩器所生成的所述時(shí)鐘的頻率與所述經(jīng)倍乘的參考時(shí)鐘的頻率匹配， 所述頻率比較單元通過使用第一閾值和第二閾值確定所述時(shí)鐘的頻率，以及 在緊接在復(fù)位之后的時(shí)間與開始正常操作時(shí)段的時(shí)間之間的時(shí)段期間，所述延遲代碼 控制單元將保存在所述存儲(chǔ)器電路中的所述初始代碼作為所述頻率控制代碼輸出至所述 數(shù)字控制振蕩器，以及在開始所述正常操作時(shí)段之后根據(jù)所述頻率比較單元的確定結(jié)果生 成所述頻率控制代碼并且將所述頻率控制代碼輸出至所述數(shù)字控制振蕩器。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路裝置，其中，根據(jù)倍乘因子將所述第一閾值 和所述第二閾值設(shè)置為不同值。
11. 根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路裝置，其中，以使得所述第一閾值和所述第 二閾值之間的差值隨著倍乘因子增大而增大的方式設(shè)置所述第一閾值和所述第二閾值。
12. 根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路裝置，其中，當(dāng)所述頻率比較單元確定所 述時(shí)鐘的頻率小于所述第一閾值或者大于所述第二閾值時(shí)，所述延遲代碼控制單元生成所 述頻率控制代碼以調(diào)整所述時(shí)鐘的頻率，以及當(dāng)所述頻率比較單元確定所述時(shí)鐘的頻率等 于或者大于所述第一閾值、并且等于或者小于所述第二閾值時(shí)，所述延遲代碼控制單元輸 出所述頻率控制代碼以維持所述時(shí)鐘的當(dāng)前頻率。
13. 根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路裝置，其中， 所述數(shù)字控制振蕩器包括： 參考電壓生成電路，其生成第一參考電壓和第二參考電壓； 電流生成電路，其接收所述第一參考電壓并且生成控制電流；以及 振蕩電路，其接收所述第二參考電壓和所述控制電流，并且生成時(shí)鐘，其中， 所述參考電壓生成電路和所述電流生成電路分別生成參考電壓和控制電流，所述參考 電壓和所述控制電流中的每一個(gè)的溫度依賴性基本上抵消，以及 所述振蕩電路具有根據(jù)所生成的時(shí)鐘的頻率的值控制由所述振蕩電路生成的時(shí)鐘的 頻率的功能。
14. 根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路裝置，其中， 所述參考電壓生成電路通過使用基于由所述參考電壓生成電路和所述電流生成電路 執(zhí)行的溫度微調(diào)的結(jié)果而生成的溫度微調(diào)信息來生成所述第一參考電壓和所述第二參考 電壓，以及 所述電流生成電路通過使用所述頻率控制代碼生成所述控制電流，所述控制電流基本 上不具有溫度依賴性。
15. 根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路裝置，其中， 所述振湯電路包括： 積分電路，其接收所述第二參考電壓； 電壓控制振蕩器，其基于從所述積分電路輸出的控制電壓而振蕩；以及 自反饋回路，用于所述積分電路以將所述第二參考電壓與基于由所述電壓控制振蕩器 所生成的時(shí)鐘的頻率而生成的比較電壓進(jìn)行比較，以及 所述振蕩電路基于由所述電壓控制振蕩器所生成的所述時(shí)鐘的頻率控制所述控制電 壓的值。
16. 根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路裝置，其中，在緊接在復(fù)位之后的時(shí)間與當(dāng) 開始正常操作時(shí)段時(shí)的時(shí)間之間的時(shí)段期間，所述FLL電路將保存在存儲(chǔ)器電路中的初始 代碼作為所述頻率控制代碼輸出。
【文檔編號(hào)】H03L7/099GK104113329SQ201410155972
【公開日】2014年10月22日 申請(qǐng)日期:2014年4月17日 優(yōu)先權(quán)日:2013年4月18日
【發(fā)明者】中村譽(yù), 矢山浩輔, 飯島正章 申請(qǐng)人:瑞薩電子株式會(huì)社