一種cmos柵壓自舉開關(guān)電路的制作方法
【專利摘要】本發(fā)明提供了一種CMOS柵壓自舉開關(guān)電路，所述CMOS柵壓自舉開關(guān)電路包括：電荷泵(1)、與所述電荷泵(1)連接的自舉電路(2)、與所述自舉電路(2)連接的復(fù)位電路(3)；其中，所述電荷泵(1)用于補(bǔ)償所述自舉電路(2)的閾值電壓的變化，所述復(fù)位電路(3)用于對(duì)所述自舉電路(2)進(jìn)行復(fù)位。本發(fā)明實(shí)施例的CMOS柵壓自舉開關(guān)電路，引入自舉補(bǔ)償電容，實(shí)現(xiàn)開關(guān)導(dǎo)通電阻體效應(yīng)的一階補(bǔ)償，從而具有很高的線性度，提高了采樣開關(guān)電路的精度。
【專利說明】-種CMOS柵壓自舉開關(guān)電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路【技術(shù)領(lǐng)域】，特別涉及一種CMOS柵壓自舉開關(guān)電路。

【背景技術(shù)】
[0002] 隨著半導(dǎo)體技術(shù)的迅速發(fā)展，高度高精度模數(shù)轉(zhuǎn)換器已廣泛應(yīng)用于在數(shù)據(jù)通信、 軍事雷達(dá)等領(lǐng)域中。M0S開關(guān)廣泛應(yīng)用在數(shù)字及模擬電路中，尤其在高速高精度模數(shù)轉(zhuǎn)換器 中，由于M0S開關(guān)的導(dǎo)通非線性引起采樣信號(hào)失真，導(dǎo)致模數(shù)轉(zhuǎn)換器采樣精度下降，所以在 高精度采樣應(yīng)用中，需要采用自舉開關(guān)技術(shù)來實(shí)現(xiàn)高精度的采樣。
[0003] 如圖1所示，為傳統(tǒng)自舉開關(guān)的模型。CLKh與CLKs為兩相不交疊時(shí)鐘，當(dāng)CLKh = 1，CLKs = 0時(shí)，自舉開關(guān)在保持模式，將C0兩端充電至VDD與GND，同時(shí)將開關(guān)Ml柵端接 地，關(guān)斷開關(guān)；當(dāng)CLKh = 0, CLKs = 1時(shí)，自舉開關(guān)在采樣模式，將C0上端接入開關(guān)柵極，下 端接入Vin，使得C0上端電壓變?yōu)椋╒in+VDD)，即開關(guān)Ml接入柵電壓（VDD+Vin)，在采樣階 段，M0S采樣開關(guān)的導(dǎo)通電阻表達(dá)式為：

【權(quán)利要求】
1. 一種CMOS柵壓自舉開關(guān)電路，其特征在于，包括：電荷泵（1)、與所述電荷泵（1)連 接的自舉電路（2)、與所述自舉電路⑵連接的復(fù)位電路（3);其中，所述電荷泵⑴用于補(bǔ) 償所述自舉電路⑵的閾值電壓的變化，所述復(fù)位電路⑶用于對(duì)所述自舉電路⑵進(jìn)行 復(fù)位。
2. 根據(jù)權(quán)利要求1所述的CMOS柵壓自舉開關(guān)電路，其特征在于，所述電荷泵（1)包括： 第一電容（⑶）、第二電容（C1)、第三電容（C3)、第四NM0S晶體管（M4)、第五NM0S晶體管 (M5)、第六NM0S晶體管（M6)，及由第i^一 NM0S晶體管（Mil)、第十二PM0S晶體管（M12)組 成的傳輸門；其中， 第i^一NM0S晶體管（Mil)、第十二PM0S晶體管（M12)的源極和漏極相互連接，且第 i^一 NM0S晶體管（Mil)和第十二PM0S晶體管（M12)的源極接輸入電壓Vin-，第i^一 NM0S 晶體管（Mil)的柵極接時(shí)鐘信號(hào)CLKH，第十二PM0S晶體管（M12)的柵極接時(shí)鐘信號(hào)CLKH-， 所述CLKH-信號(hào)為CLKH信號(hào)的反相信號(hào)； 所述第四NM0S晶體管（M4)的柵極接所述時(shí)鐘信號(hào)CLKH，源極接地，漏極接所述電容 C1的第一端； 所述第五NM0S晶體管（M5)的柵極和漏極接電源電壓AVDD，源極接所述電容C2的第一 端，其中所述電容C2的第二端接所述時(shí)鐘信號(hào)CLKH ; 所述第六NM0S晶體管（M6)的柵極接所述電容C2的第一端，漏極接所述電源電壓 AVDD，源極接電容C0的第一端、同時(shí)也接C1的第二端。
3. 根據(jù)權(quán)利要求2所述的CMOS柵壓自舉開關(guān)電路，其特征在于，所述自舉電路（2)包 括： 第一 NM0S晶體管（Ml)、第三PM0S晶體管（M3)、第七NM0S晶體管（M7)、第八PM0S晶體 管（M8)、第九NM0S晶體管（M9)、自舉開關(guān)（M10)及第十三NM0S晶體管（M13);其中， 所述自舉開關(guān)（M10)的源極接輸入電壓Vin+，漏極接輸出電壓Vout，柵極與所述第七 NM0S晶體管（M7)的柵極連接； 所述第一 NM0S晶體管（Ml)的柵極與自舉開關(guān)（M10)的柵極相連，所述第一 NM0S晶體 管（Ml)的漏極與自舉開關(guān)（M10)的源極相連； 所述第三PM0S晶體管（M3)的襯底與漏極相連，源極接第六NM0S晶體管（M6)的源極， 漏極接自舉開關(guān)（M10)的柵極，柵極分別接第八PM0S晶體管（M8)和第九NM0S晶體管（M9) 的漏極； 所述第八PM0S晶體管（M8)和第九NM0S晶體管（M9)的柵極接時(shí)鐘信號(hào)CLKS，所述第 八PM0S晶體管（M8)的源極接所述電源電壓AVDD，所述第九NM0S晶體管（M9)的源極接所 述第七NM0S晶體管（M7)的源極； 所述第七NM0S晶體管（M7)的柵極、源極對(duì)應(yīng)接所述第一 NM0S晶體管（Ml)的柵極、源 極，漏極接第三PM0S晶體管（M3)的柵極； 第十三NM0S晶體管（M13)的漏極連電容C0的第二端，柵極接自舉開關(guān)（M10)的柵極， 源極接第一 NM0S晶體管（Ml)的源極。
4. 根據(jù)權(quán)利要求3所述的CMOS柵壓自舉開關(guān)電路，其特征在于，所述復(fù)位電路（3)包 括：第二NM0S晶體管（M2)、第十四NM0S晶體管（M14);其中， 所述第二NM0S晶體管（M2)的柵極接所述電源電壓AVDD，漏極接自舉開關(guān)（M10)的柵 極，源極接所述第十四NMOS晶體管（M14)的漏極，其中所述第十四NMOS晶體管（M14)的柵 極接第三PM0S晶體管（M3)的柵極，源極接地。
5.根據(jù)權(quán)利要求4所述的CMOS柵壓自舉開關(guān)電路，其特征在于，第一 NMOS晶體管 (Ml)、第二NMOS晶體管（M2)、第三PM0S晶體管（M3)、第四NMOS晶體管（M4)、第五NMOS晶體 管（M5)、第六NMOS晶體管（M6)、第七NMOS晶體管（M7)、第八PM0S晶體管（M8)、第九NMOS 晶體管（M9)、自舉開關(guān)（M10)、第i^一NMOS晶體管（Mil)、第十二PM0S晶體管（M12)、第十三 NMOS晶體管（M13)、第十四NMOS晶體管（M14)的襯底均接地。
【文檔編號(hào)】H03K17/687GK104113316SQ201410198348
【公開日】2014年10月22日 申請(qǐng)日期:2014年5月12日 優(yōu)先權(quán)日:2014年5月12日
【發(fā)明者】莊吉, 朱樟明, 劉敏杰, 董嗣萬, 楊銀堂 申請(qǐng)人:西安電子科技大學(xué)