多電壓可編程邏輯結構的制作方法
【專利摘要】本發(fā)明的各實施例涉及一種多電壓可編程邏輯結構。一個實施例涉及一種包括多電壓可編程邏輯結構的集成電路。可編程邏輯結構包括在第一電壓域中操作的第一類型的電路和在第二電壓域中操作的第二類型的電路。第二電壓域具有比第一電壓域更低的供應電壓。集成電路還包括可編程邏輯結構中的用于從第一電壓域向第二電壓域驅動信號的向下電平轉換電路元件和可編程邏輯結構中的用于從第二電壓域向第一電壓域驅動信號的向上電平轉換電路元件。還公開了其它實施例、方面和特征。
【專利說明】多電壓可編程邏輯結構

【技術領域】
[0001]本公開內容總體上涉及集成電路，并且特別地涉及用于可編程邏輯器件的改進的架構。

【背景技術】
[0002]可編程邏輯器件(“PLD”)是用來實施定制邏輯功能的數(shù)字、用戶可配置集成電路。PLD已經(jīng)由于它們的組合的低預付成本和對用戶的通用性而發(fā)現(xiàn)了特別廣泛的應用。出于本說明書的目的，術語PLD涵蓋由終端用戶配置的任何數(shù)字邏輯電路，并且包括可編程邏輯陣列(“PLA”)、現(xiàn)場可編程門陣列(“FPGA”)以及可擦除和復雜PLD。
[0003]PLD的基本構建塊是能夠對多個輸入變量執(zhí)行邏輯功能的邏輯元件?？梢岳绨窗藗€一組排列PLD的邏輯元件以形成更大邏輯陣列塊(“LAB”)。
[0004]在PLD芯中一般在二維陣列中排列多個LAB(以及其它功能塊，比如存儲器塊、數(shù)字信號處理塊等)。塊可以被水平和豎直互連通道分離以便形成二維陣列。LAB的輸入和輸出可以可編程地可連接到水平和豎直互連通道。
[0005]已經(jīng)開發(fā)了用于排列互連陣列和邏輯元件的多種PLD架構方式。這些方式通常以優(yōu)化在各種邏輯元件之間的邏輯密度和/或信號可路由性為目標。


【發(fā)明內容】

[0006]一個實施例涉及一種包括多電壓可編程邏輯結構的集成電路?？删幊踢壿嫿Y構包括在第一電壓域中操作的第一類型的電路和在第二電壓域中操作的第二類型的電路。第二電壓域具有比第一電壓域更低的供應電壓。集成電路還包括可編程邏輯結構中的用于從第一電壓域向第二電壓域驅動信號的向下電平轉換電路元件和可編程邏輯結構中的用于從第二電壓域向第一電壓域驅動信號的向上電平轉換電路元件。
[0007]另一實施例涉及一種在可編程邏輯器件中從更低電壓域向更高電壓域轉換信號的方法。接收數(shù)據(jù)輸入信號，其中數(shù)據(jù)輸入信號由更低電壓域的更低供應電壓供電?？梢陨蓵r鐘脈沖信號，其中時鐘脈沖信號提供具有脈沖寬度的周期脈沖。在脈沖寬度期間，使用更高電壓域的更高供應電壓向內部節(jié)點上驅動數(shù)據(jù)輸入信號，并且從內部節(jié)點驅動數(shù)據(jù)輸出信號。
[0008]另一實施例涉及一種多電壓可編程邏輯結構?？删幊踢壿嫿Y構包括在第一電壓域中操作的邏輯塊和在第二電壓域中操作的互連電路。第二電壓域具有比第一電壓域更低的供應電壓?？删幊踢壿嫿Y構還包括用于從第一電壓域向第二電壓域驅動信號的向下電平轉換電路元件和用于從第二電壓域向第一電壓域驅動信號的向上電平轉換電路元件。
[0009]還公開了其它實施例、方面和特征。

【專利附圖】

【附圖說明】
[0010]圖1是用于現(xiàn)場可編程門陣列(FPGA)的示例性路由拓撲的概觀。
[0011]圖2描繪了根據(jù)本發(fā)明的一個實施例的具有用于FPGA結構的嵌入式電平轉換器的示例性多電壓管線化的電路。
[0012]圖3描繪了根據(jù)本發(fā)明的一個實施例的具有在其中嵌入的低到高電壓轉換的示例性脈沖鎖存器電路300。
[0013]圖4A描繪了根據(jù)本發(fā)明的一個實施例的示例性時鐘脈沖發(fā)生器電路。
[0014]圖4B是根據(jù)本發(fā)明的一個實施例的用于圖4A的時鐘脈沖發(fā)生器電路的時間圖。
[0015]圖5描繪了根據(jù)本發(fā)明的一個實施例的具有在其中嵌入的低到高電壓轉換的示例性邊沿觸發(fā)的觸發(fā)器(FF)電路。
[0016]圖6描繪了根據(jù)本發(fā)明的一個實施例的具有在其中嵌入的低到高電壓轉換的示例性動態(tài)鎖存器電路。
[0017]圖7描繪了根據(jù)本發(fā)明的另一實施例的具有用于FPGA結構的嵌入式電平轉換器的示例性多電壓管線化的電路。
[0018]圖8描繪了根據(jù)本發(fā)明的一個實施例的在管線化的多電壓電路中的用于高到低電壓轉換的反相器電路。
[0019]圖9A描繪了根據(jù)本發(fā)明的一個實施例的的單級電平轉換電路。
[0020]圖9B描繪了根據(jù)本發(fā)明的另一實施例的兩級電平轉換電路。
[0021]圖10是可以運用這里公開的電路和方法的示例性數(shù)字系統(tǒng)50的框圖。

【具體實施方式】
[0022]示例路由拓撲
[0023]圖1是用于FPGA的示例性路由拓撲100的概觀。本發(fā)明的一個實施例可以被實施于這樣的路由拓撲內。注意，除了在圖1中描繪的拓撲100之外，其它路由接線拓撲也旨在于被包含在本發(fā)明的范圍內。例如，路由接線拓撲可以包括未完全存在于單個路由通道內的接線，比如對角地行進或者沿著它們的范圍的不同部分水平和豎直行進的接線。另外，應當理解，本發(fā)明的實施例不限于被實施于FPGA中并且可以被實施于具有可編程邏輯結構的其它集成電路中。
[0024]如所示，F(xiàn)PGA例如包括功能塊的二維陣列，這些功能塊包括邏輯陣列塊(LAB)和其它功能塊，比如隨機存取存儲器(RAM)塊和數(shù)字信號處理(DSP)塊。FPGA也包括按照水平和豎直通道的形式的可編程互連，每個通道包括一個或者多個路由接線。此外，輸入/輸出元件(1E)可以位于芯片的外圍周圍。
[0025]不同路由架構可以具有連接到不同數(shù)目的路由通道的LAB。由于在每個功能單元的三側上有與路由通道的雙向連接而在圖1中描繪了三側路由架構。其它路由架構也旨在于被包含于本發(fā)明的范圍內。其它路由架構的示例包括I側、IV2側、2側和4側路由架構。
[0026]功率減少和性能折衷
[0027]已經(jīng)變得越來越希望減少包括FPGA和其它可編程邏輯器件的集成電路的功率消耗。減少功率消耗有利地節(jié)省能量并且減少對于集成電路的冷卻要求。
[0028]供應電壓是顯著地影響功率消耗的一個參數(shù)。減少供應電壓總體上降低功率消耗。然而，減少供應電壓也降低集成電路的性能。因此，供應電壓的簡單減少造成明顯性能代償。
[0029]多電壓可編程互連
[0030]本申請公開了一種有利地利用更低供應電壓以明顯地減少功率消耗而減輕引起的性能代償?shù)募夹g。這在集成電路(比如FPGA或者其它可編程邏輯器件)內使用多電壓可編程互連被實現(xiàn)。
[0031]在一個實施例中，高度地管線化的可編程邏輯結構使用多個供應電壓。在供應電壓電平之間的轉換可以例如被嵌入于管線化的存儲元件(比如在低與高電壓電路之間的邊界的鐘控的存儲元件)中。
[0032]可編程邏輯結構可以基于下層資源的功率和延遲特性被分割成多個電壓域。例如，一個類型的下層資源可以是邏輯塊而另一類型的下層資源可以是路由元件。因此，在一個實現(xiàn)方式中，可編程邏輯結構可以被劃分成將更高供應電壓用于邏輯塊的第一電壓域和將更低供應電壓用于路由元件的第二電壓域。這一架構有利地支持從多電壓方式實現(xiàn)功率延遲改進而未依賴于下層用戶設計的預先知識。
[0033]圖2描繪了根據(jù)本發(fā)明的一個實施例的具有用于FPGA結構的嵌入式電平轉換器的示例性多電壓管線化的電路。在圖2中所示的示例性多電壓電路200提供兩個電壓域一用于邏輯塊的更高電壓和用于路由元件的更低電壓。在一個實現(xiàn)方式中，更高電壓可以是1.0伏特，而更低電壓可以是0.8伏特。當然，使用的具體電壓可以取決于實現(xiàn)方式而變化。
[0034]如所描繪的那樣，示例性多電壓電路200包括第一管線化的邏輯塊202、高到低(向下)電平轉換電路204、管線化的互連206、具有嵌入式低到高(向上)電平轉換的鐘控的存儲元件208和第二管線化的邏輯塊210。在描繪的示例中，管線化的互連206包括在第一路由跳躍214之前的第一鐘控的存儲元件212和在第二路由跳躍218之前的第二鐘控的存儲元件216。
[0035]在這一實施例中，管線化的邏輯塊(202和210)在高供應電壓域中操作，并且管線化的互連206在低供應電壓域中操作。從第一管線化的邏輯塊202輸出的高供應電壓電平信號由高到低電平轉換電路204轉換成低供應電壓電平信號。該低供應電壓電平信號被從高到低電平轉換電路204提供到管線化的互連206。從管線化的互連206輸出的低供應電壓電平信號由鐘控的存儲元件208轉換成高供應電壓電平信號。該高供應電壓電平信號被從鐘控的存儲元件208提供到第二管線化的邏輯塊210。
[0036]注意，高度地管線化的互連結構可以具有在電壓域之間的大量連接。在用戶設計中的性能關鍵信號可以頻繁地穿過電壓域邊界。作為結果，高度地希望最小化在鐘控的存儲元件208中嵌入的電平轉換的面積、延遲和功率成本。以下根據(jù)本發(fā)明的實施例關于圖
3、圖5和圖6描述用于鐘控的存儲元件208的示例性電路。
[0037]圖3描繪了根據(jù)本發(fā)明的一個實施例的具有在其中嵌入的低到高電壓轉換的示例性脈沖鎖存器電路300。如這里公開的那樣，脈沖鎖存器電路300是具有嵌入式低到高電壓轉換的鐘控的存儲元件的一個實施例并且可以例如用作圖2中的元件208或者圖7中的元件720和726。在圖3中還示出了示例性路由復用器301。
[0038]描繪的路由復用器301是兩級復用器結構。第一級302可以包括多個、N個第一級復用器，每個第一級復用器接收多個輸入信號并且選擇多個輸入信號之一。由每個第一級復用器接收的多個輸入信號都由低電平供應電壓(Vdd m)驅動。第二級304可以包括從N個第一級復用器接收N個選擇的輸入信號并且選擇N個輸入信號之一的單個復用器。
[0039]注意，在圖3中僅描繪了第一級302中的N個復用器中的第一復用器。描繪的第一級復用器接收由低供應電壓驅動的M個輸入信號(被標注為in-1-l至in-1-M)并且基于M個配置位(被標注為VDD—OjailH至VDD—Cmu-M)的狀態(tài)選擇M個輸入信號之一,選擇的輸入信號被標注為in-Ι。相似地,其它N-1個第一級復用器(未描繪)選擇N-1個輸入信號。由N個第一級復用器提供的所得的N個選擇的輸入信號被標注為in-Ι至in-N。
[0040]由第一級302選擇的這些N個輸入信號被輸入到第二級303中。如所示，第二級302具有基于N個配置位(被標注為Vdd-Qmmj^1至VDD—Ojamj^n)的狀態(tài)選擇N個輸入信號之一的單個復用器，選擇的輸入信號被驅動到節(jié)點nO上，該節(jié)點是用于脈沖鎖存器電路300的輸入節(jié)點。
[0041]脈沖鎖存器電路300包括三態(tài)緩沖器304、反相器305和門控式的緩沖器306。在節(jié)點nO上的選擇的輸入信號被提供到三態(tài)緩沖器304的數(shù)據(jù)輸入。
[0042]如所示，脈沖鎖存器電路300的三態(tài)緩沖器304包括CMOS電路，該CMOS電路包括兩個PMOS晶體管(xO和xl)和兩個NMOS晶體管(x2和x3)。PMOS晶體管x0讓它的源極連接到高電平供應電壓Vdd HI，而NMOS x3讓它的源極連接到接地。PMOS晶體管x0的漏極被連接到PMOS晶體管xl的源極，并且NMOS晶體管x3的漏極被連接到NMOS晶體管x2的源極。PMOS晶體管xl和NMOS晶體管x2的柵極被一起連接于節(jié)點n0，該節(jié)點是三態(tài)緩沖器的輸入節(jié)點。PMOS晶體管xl和NMOS晶體管x2的漏極被一起連接于節(jié)點nl，該節(jié)點是三態(tài)緩沖器304的輸出節(jié)點。
[0043]注意，負供應電壓Vss在本公開內容中一般稱為接地。旨在于跨越在本公開內容中描述的所有電壓域使用公共接地(即，Vss)。
[0044]在時鐘脈沖信號cp的脈沖期間，三態(tài)緩沖器304工作用于將節(jié)點nO上的選擇的輸入信號的反相信號驅動到它的輸出節(jié)點nl上。節(jié)點nl被連接到由高電平供應電壓Vddhi供電的反相器305的輸入，并且反相器305的輸出信號out驅動脈沖鎖存器電路300的輸出。因此，在時鐘脈沖信號cp的脈沖期間，脈沖鎖存器器電路300基于由路由復用器301提供的選擇的輸入信號驅動輸出信號out。
[0045]脈沖鎖存器器電路300的門控式緩沖器電路306被并聯(lián)連接于三態(tài)緩沖器304的輸出與反相器305之間。門控式緩沖器電路306串聯(lián)地包括各自由高電平供應電壓Vdd hi供電的第一反相器308、第二反相器309和傳輸門310。第一反相器308的輸入和傳輸門310的輸出被連接到節(jié)點nl。傳輸門310由cpb信號控制，該信號是cp信號的反相，從而使得傳輸門310在cpb為高(即，未在脈沖期間)時驅動節(jié)點nl。
[0046]根據(jù)本發(fā)明的一個實施例，PMOS晶體管x0的泄漏可能在時鐘脈沖信號cp為低(即，在cpb為高時)時被有效地停止或者最小化。這可以通過使用高電平供應電壓以使得在cpb為高時cpb在電壓電平Vdd HI從而使得對于PMOS晶體管x0而言源極-柵極電壓Vsg = O伏特來實現(xiàn)。對照而言，基于常規(guī)CMOS反相器的低到高電平轉換電路由于用于它的PMOS晶體管的源極-柵極電壓為正(例如，Vse = +0.2伏特)而具有靜態(tài)(恒定)高泄漏。
[0047]如以上討論的那樣，關于PMOS晶體管xl，在時鐘脈沖信號cp為低時，則來自PMOS晶體管xl的泄漏被PMOS晶體管x0的非泄漏狀態(tài)有效地阻止。僅在時鐘脈沖信號cp和鎖存器輸入(即，節(jié)點nO)均為高時，則有來自PMOS晶體管xl的一些泄漏。這歸因于用于PMOS晶體管xl的源極-柵極電壓由于源極在Vdd HI而柵極(S卩，節(jié)點nO)在Vdd ω而為正(例如，Vse = +0.2伏特)。為了最小化這一靜態(tài)功率開銷，傳入時鐘信號elk可以被轉換成具有短占空比的時鐘脈沖信號cp，其中脈沖寬度為窄，但是保持充分地寬以便鎖存器可靠地捕獲新信號。
[0048]有利地，盡管脈沖鎖存器電路300的輸入緩沖器級可能經(jīng)歷泄漏，但是這一泄漏狀態(tài)的持續(xù)時間被限制于脈沖的寬度。根據(jù)本發(fā)明的一個實施例，與脈沖鎖存器電路300一起被使用的可編程脈沖發(fā)生器可以被設計或者配置為產(chǎn)生最小寬度脈沖以便減少功率成本。在這樣的情況下，可能希望使用支持可編程脈沖寬度的脈沖鎖存器電路300以便允許跨越關鍵鎖存器的時間借用以提高總性能。計算機輔助設計(CAD)工具可以用來基于路徑的具體性能要求和用戶的設計的功率要求為在設計中的每個鎖存器實例選擇功率-延遲最優(yōu)脈沖寬度設置。
[0049]圖4Α描繪了根據(jù)本發(fā)明的一個實施例的示例性時鐘脈沖發(fā)生器電路400。在圖4Β中示出了用于時鐘脈沖發(fā)生器電路400的示例性時間圖。時鐘脈沖發(fā)生器電路400可以向這里公開的嵌入式電平轉換電路供應時鐘脈沖信號(cp和cpb)。
[0050]時鐘脈沖信號(cp和cpb)可以例如被供應到圖3的脈沖鎖存器電路300、圖5的邊沿觸發(fā)的FF電路500或者圖6的動態(tài)鎖存電路600。時鐘脈沖發(fā)生器電路400可以被專用于由嵌入式電平轉換電路裝置使用或者可以與在集成電路上的其它電路共享。
[0051]在描繪的實施例中，時鐘脈沖發(fā)生器電路400可以包括兩個NAND門(404和414)、三個反相器(406、408和416)和延遲元件410。第一 NAND門404接收輸入時鐘信號elk并且也從可配置打結(tie-off)位接收輸入。在打結位被配置為低時，則第一 NAND門404的輸出被迫為高，從而造成cp信號被迫為低。在打結位被配置為高時，則第一 NAND門404的輸出被驅動成輸入時鐘信號elk的反相，從而造成cp信號如以下描述的那樣是時鐘脈沖信號。如圖4B中描繪的那樣，輸入時鐘信號elk可以具有周期T。
[0052]第一反相器406反轉來自第一 NAND門404的輸出。第一反相器406的輸出被兩個路徑提供到第二 NAND門414的兩個輸入:在第一路徑上直接被提供到第二 NAND門414的第一輸入；并且在第二路徑上經(jīng)過串聯(lián)的第二反相器408和延遲元件410被提供到第二NAND門414的第二輸入。作為結果，第二 NAND門414輸出具有脈沖寬度w的反相時鐘脈沖信號cpb，該脈沖寬度依賴于第二路徑相對于第一路徑的延遲。第三反相器416從cpb生成時鐘脈沖信號cp。
[0053]延遲元件410取決于實現(xiàn)方式可以被固定或者可以可配置。如果延遲元件410可配置，則它的寬度w可以由可編程位412控制。有利地，這樣的可編程延遲元件410使脈沖寬度能夠被調節(jié)適應存儲元件的要求或者支持用于后硅折衷的可編程寬度。
[0054]圖5描繪了根據(jù)本發(fā)明的一個實施例的具有在其中嵌入的低到高電壓轉換的示例性邊沿觸發(fā)的FF電路500。如這里公開的那樣，邊沿觸發(fā)的FF電路500是具有嵌入式低到高電壓轉換的鐘控的存儲元件的一個實施例并且可以例如用作圖2中的元件208或者圖7中的元件720和726。路由復用器(比如圖3中的路由復用器301)可以用來選擇用于邊沿觸發(fā)的FF電路500的數(shù)據(jù)輸入信號in。時鐘脈沖發(fā)生器(比如圖4A中的時鐘脈沖發(fā)生器電路400)可以用來提供時鐘信號cp和它的反相信號cpb。
[0055]如描繪的那樣，邊沿觸發(fā)的FF電路500包括與從鎖存器520串聯(lián)的主鎖存器510，其中節(jié)點nO在它們之間。換言之，主-從鎖存器拓撲可以用來實施邊沿觸發(fā)的FF電路500。
[0056]在所示的實現(xiàn)方式中，主鎖存器510包括與存儲單元516串聯(lián)的CMOS三態(tài)緩沖器511。CMOS三態(tài)緩沖器511可以使用兩個PMOS晶體管(512和513)和兩個NMOS晶體管(514和515)被形成。存儲單元516可以使用在回路結構中的兩個反相器(517和518)以及傳輸門519被形成。
[0057]相似地，從鎖存器520包括與存儲單元526串聯(lián)的CMOS三態(tài)緩沖器521。CMOS三態(tài)緩沖器521可以使用兩個PMOS晶體管(522和523)和兩個NMOS晶體管(524和525)被形成。存儲單元526可以使用在回路結構中的兩個反相器(527和528)以及傳輸門529被形成。
[0058]根據(jù)本發(fā)明的一個實施例，用于數(shù)據(jù)輸入信號in和主鎖存器510的供應電壓是低電平供應電壓Vdd,并且用于從鎖存器520的供應電壓是高電平供應電壓Vdd HI。供應電壓電平的這一差值引起輸入緩沖器521中的向從鎖存器520的泄漏。
[0059]根據(jù)本發(fā)明的一個實施例，PMOS晶體管522的泄漏可以在時鐘脈沖信號cp為低時(即，在cpb為高時)被有效地停止或者最小化。這可以通過使用高電平供應電壓以使得在cpb為高時cpb在電壓電平Vdd HI從而使得對于PMOS晶體管522而言源極-柵極電壓Vsg = O伏特被實現(xiàn)。對照而言，基于常規(guī)CMOS反相器的低到高電平轉換電路由于用于它的PMOS晶體管的源極-柵極電壓為正(例如，Vse = +0.2伏特)而具有靜態(tài)(恒定)高泄漏。
[0060]如以上討論的那樣，關于PMOS晶體管523,在時鐘脈沖信號cp為低時(即，在cpb為高時)，則來自PMOS晶體管523的泄漏被PMOS晶體管522的非泄漏狀態(tài)有效地阻止。僅在時鐘脈沖信號cp和鎖存器輸入(即，節(jié)點nO)均為高時，則有來自PMOS晶體管523的一些泄漏。這歸因于用于PMOS晶體管523的源極-柵極電壓由于源極在Vdd hi而柵極(即，節(jié)點nO)在Vdd ω而為正(例如，Vse = +0.2伏特)。為了最小化這一靜態(tài)功率開銷，傳入時鐘信號elk可以被轉換成具有短占空比的時鐘脈沖信號cp，其中脈沖寬度為窄但是保持充分地寬以便寄存器可靠地捕獲新信號。
[0061]在這一情況下沒有功率-延遲折衷，因為不能跨越邊沿觸發(fā)的FF500應用時間借用(即，沒有延遲益處)。然而，施加仍然保障正確功能的最短可能脈沖仍然有功率益處，因此向邊沿觸發(fā)的FF電路500提供可編程脈沖寬度可以是有利的。例如，如果邊沿觸發(fā)的FF電路500中的一些邊沿觸發(fā)的FF電路可以用比其它邊沿觸發(fā)的FF電路更窄的脈沖操作(由于制造變化或者不同操作條件)，則這些邊沿觸發(fā)的FF電路500可以用更窄脈沖被編程以減少功率消耗。
[0062]圖6描繪了根據(jù)本發(fā)明的一個實施例的具有在其中嵌入的低到高電壓轉換的示例性動態(tài)鎖存器電路600。動態(tài)鎖存器電路600可以是僅需單相時鐘信號(即，僅需cp而無需cpb)的真值單相鐘控(TSPC)式鎖存器。在示出的具體實現(xiàn)方式中，動態(tài)鎖存器電路600包括兩個PMOS晶體管(602和612)以及四個NMOS晶體管(603、604、613和614)。
[0063]第一PMOS晶體管602在它的柵極接收時鐘脈沖信號cp、讓它的源極連接到高電平供應信號Vdd HI并且讓它的漏極連接到內部節(jié)點η。第一 NMOS晶體管603的柵極接收使用低電平供應電壓Vdd ω被驅動的數(shù)據(jù)輸入信號in。第一 NMOS晶體管603讓它的源極連接到第二 NMOS晶體管604的漏極并且讓它的漏極連接到內部節(jié)點η。第二 NMOS晶體管在它的柵極接收時鐘脈沖信號cp并且讓它的源極連接到接地而讓它的漏極連接到第一 NMOS晶體管603的源極。
[0064]第二 PMOS晶體管612讓它的柵極連接到內部節(jié)點η、讓它的源極連接到高電平供應電壓Vdd ΗΙ并且讓它的漏極連接到使用高電平供應電壓Vdd HI被驅動的輸出節(jié)點out。第三NMOS晶體管613在它的柵極接收時鐘脈沖信號cp并且讓它的源極連接到第四NMOS晶體管614的漏極而讓它的漏極連接到輸出節(jié)點out。第四NMOS晶體管614讓它的柵極連接到內部節(jié)點η、讓它的源極連接到接地并且讓它的漏極連接到第三NMOS晶體管613的源極。
[0065]根據(jù)本發(fā)明的一個實施例，第一 PMOS晶體管602的泄漏可以在時鐘脈沖信號cp為高時被有效地停止或者最小化。這可以通過使用高電平供應電壓以使得在cp為高時cp在電壓電平Vdd HI從而使得對于第一 PMOS晶體管602而言源極-柵極電壓Vse = O伏特被實現(xiàn)。
[0066]另外，在動態(tài)鎖存器電路600中的內部節(jié)點η被預充電成高電平供應電壓Vdd ΗΙ。這有效地停止或者最小化第二 PMOS晶體管612的泄漏。這歸因于源極-柵極電壓Vse對于第二 PMOS晶體管612而言接近O伏特。
[0067]注意，內部節(jié)點η取決于向第一 NMOS晶體管603的柵極施加的數(shù)據(jù)輸入信號in而被潛在地放電。然而，這樣的依賴于數(shù)據(jù)的放電被有利地限制，因為放電僅在數(shù)據(jù)輸入信號in在cp信號的脈沖期間為高時出現(xiàn)。
[0068]以上關于圖3、圖5和圖6描述的鐘控的存儲元件高效地實施電平轉換。在FPGA或者其它可編程邏輯器件的區(qū)域中利用的鐘控的存儲元件可以依賴于考慮，比如面積、功率或者延遲。例如，電平轉換脈沖鎖存器可以被使用于如下元件中，在這些元件中，時間借用很可能提高典型用戶設計的性能(比如在長路由跳躍的末端的鎖存器，其中保持裕度為大但是設置裕度可以為小)。作為另一示例，更可能在很快路徑的末端的元件可以使用具有嵌入式電平轉換的邊沿觸發(fā)的觸發(fā)器以使得更易于滿足保持時間要求。
[0069]盡管圖2示出了具有兩個電壓域的用于路由結構的管線化的電路，但是本申請還公開了具有多于兩個電壓域的管線化的電路。圖7描繪了根據(jù)本發(fā)明的另一實施例的具有三個電壓域的用于路由結構的示例性多電壓管線化的電路700。盡管在圖7的實施例中示出了三個電壓域，但是多于三個電壓域可以被使用于其它實施例中。
[0070]如圖7中所示，管線化的邏輯塊(702和728)可以被連接到本地互連資源(分別為710和722)，并且本地互連資源可以被連接到長距離互連資源(716)。管線化的邏輯塊可以使用第一供應電壓Vdda被供電，本地互連可以由第二供應電壓Vddb供電，并且長距離互連可以由第三供應電壓Vddc供電。在這一示例性實現(xiàn)方式中，VDDA>VDDB>VDDC。換言之，邏輯塊由更高電平供應電壓供電，邏輯互連資源由中間電平供應電壓供電，并且長距離互連資源由更低電平供應電壓供電。
[0071]在描繪的特定示例中，第一管線化的邏輯塊702可以通過第一反相器704、第一路由復用器706和第一寄存器708被連接到第一本地互連710。第一反相器704可以從更高電平Vdda域向中間電平(Vddb)域向下轉換來自第一管線化的邏輯塊702的信號。盡管示例管線化的邏輯塊702和對應的反相器704被描繪為向第一路由復用器706中饋送，但是將理解，其它資源向第一路由復用器706的其它輸入中饋送中間電平(Vddb)域信號。
[0072]第一路由復用器706選擇數(shù)據(jù)信號之一并且可以向第一寄存器708提供選擇的信號。第一寄存器708是可選的，因為第一路由復用器706可以通過將第一寄存器708旁路來在效果上被直接連接到第一本地互連710。第一寄存器708的這樣的旁路可以通過集成電路的電子編程被實現(xiàn)。
[0073]第一本地互連710可以通過第二反相器711、第二路由復用器712和第二寄存器714被連接到長距離互連716。第二反相器711可以從中間電平Vddb域向更低電平(Vddc)域向下轉換來自第一本地互連710的信號。盡管不例寄存器708和對應的本地互連710被描繪為向第二路由復用器712中饋送，但是將理解，其它資源向第二路由復用器712的其它輸入中饋送低電平(VDD。)域信號。
[0074]第二路由復用器712選擇數(shù)據(jù)信號之一并且可以向第二寄存器714提供選擇的信號。第二寄存器714是可選的，因為第二路由復用器712可以在一個備選實施例中被直接連接到長距離互連716。
[0075]長距離互連716可以通過第三路由復用器718和第三寄存器720被連接到第二本地互連722。盡管長距離互連716被描繪為向第三路由復用器718中饋送，但是將理解，其它資源向第三路由復用器718的其它輸入中饋送更低電平(VDD。)域信號。
[0076]第三路由復用器718選擇數(shù)據(jù)信號之一并且可以向第三寄存器720提供選擇的信號。根據(jù)本發(fā)明的一個實施例，第三寄存器720可以是具有嵌入式更低到中(向上)電平轉換(從Vddc到Vddb)的鐘控的存儲元件。在一個實現(xiàn)方式中，第三寄存器720可以是脈沖鎖存器電路，如比如以上關于圖3描述的脈沖鎖存器電路300。備選地，第三寄存器720可以是邊沿觸發(fā)的FF電路，如比如以上關于圖5描述的邊沿觸發(fā)的FF電路500。作為另一備選，第三寄存器720可以是動態(tài)鎖存器，如比如以上關于圖6描述的動態(tài)鎖存器電路600。
[0077]第二本地互連722可以通過第四路由復用器724和第四寄存器726被連接到第二管線化的邏輯塊728。盡管第二本地互連722被描繪為向第四路由復用器726中饋送，但是將理解，其它資源向第四路由復用器724的其它輸入中饋送中間電平(Vddb)域信號。
[0078]第四路由復用器724選擇數(shù)據(jù)信號之一并且可以向第四寄存器726提供選擇的信號。根據(jù)本發(fā)明的一個實施例，第四寄存器726可以是具有嵌入式中間到更高(向上)電平轉換(從Vddb到Vdda)的鐘控的存儲元件。在一個實現(xiàn)方式中，第四寄存器726可以是脈沖鎖存器電路，如比如以上關于圖3描述的脈沖鎖存器電路300。備選地，第四寄存器726可以是邊沿觸發(fā)的FF電路，如比如以上關于圖5描述的邊沿觸發(fā)的FF電路500。作為另一備選，第四寄存器726可以是動態(tài)鎖存器，如比如關于圖6描述的動態(tài)鎖存器電路600。
[0079]在圖7中所示的示例結構中，路由結構的三個電壓域可以在分級網(wǎng)絡中被組織。在分級網(wǎng)絡中，路由元件可以在分級的級(電壓域)內具有廣泛連通。然而，在級之間的連接被限制。這樣的分級網(wǎng)絡限制路由靈活性，但是它也減少電壓域穿越數(shù)目。減少的電壓域穿越數(shù)目可以在路由結構中有利，在該路由結構中，并非所有路由元件具有可選存儲元件。例如，僅有適度管線化的路由結構目標設計可以具有無可選存儲元件的路由元件。在一個實現(xiàn)方式中，潛在低到高電壓轉變可以被限于具有存儲元件的路由元件以提供功率高效的邊界穿越而無由于添加的寄存器所致的過量面積成本。
[0080]取代分級架構，可以使用備選架構，在該備選架構中，路由結構在所有資源類型之間提供廣泛連通以提高路由靈活性。在這一情況下，低到高電壓域穿越可以更頻繁地出現(xiàn)，從而使得更多元件類型將需要電平轉換存儲元件。如果設計目標規(guī)定大多數(shù)路由元件具有存儲元件(例如，用于支持高度地管線化的設計)，則這一方式的面積成本可以為小。如果有與電壓域穿越關聯(lián)的功率成本，則CAD工具可以變化管線化程度、管線寄存器的布局和多電壓路由資源的使用以及其它布局和路由選項，從而全局地優(yōu)化給定的用戶設計的功率和性能。
[0081]圖8描繪了根據(jù)本發(fā)明的一個實施例的在管線化的多電壓電路中的用于高到低電壓轉換的反相器電路800。反相器電路800可以用來實施圖2的反相器204以及圖7中的反相器704和711。反相器電路800具有低泄漏，因為源極到柵極電壓Vse為負。對照而言，在這樣的反相器電路用于低到高電壓轉換時，明顯泄漏由于源極到柵極電壓Vse為正而出現(xiàn)。
[0082]如描繪的那樣，反相器800可以包括PMOS晶體管802和NMOS晶體管804，其中兩個晶體管的柵極接收由Vdd HI驅動的具有高電平的輸入信號。PMOS晶體管802的源極被連接到Vdd,并且NMOS晶體管804的源極被連接到接地(Vss)。
[0083]圖9A描繪了根據(jù)本發(fā)明的一個實施例的單級電平轉換電路，圖9B描繪了兩級電平轉換電路。圖9A示出了從0.8伏特向1.0伏特的單級電平轉換，而圖9B示出了從0.8伏特向0.9伏特和從0.9伏特向1.0伏特的兩級電平轉換。指示歸一化的泄漏電流LEAK。
[0084]在圖9A中，第一路由復用器902和第一互連908以及第二路由復用器912都在更低電壓(0.8伏特)域中操作，而第二互連918在更高電壓(1.0伏特)域中操作。如指示的那樣，歸一化的泄漏電流將在由未改變電壓電平的反相器904和906形成的第一緩沖器中很小(例如，I個單位)，但是歸一化的泄漏電流將在由進行電壓電平的相對大(0.2伏特)的改變的反相器914和916形成的第二緩沖器中大得多(例如，100個單位)。
[0085]對照而言，在圖9B中，第一路由復用器922在更低電壓域中操作。然而，第一互連928和第二路由復用器932在中間電壓(0.9伏特)域中操作，而第二互連938在更高電壓(1.0伏特)域中操作。如指示的那樣，歸一化的泄漏電流將在由進行電壓電平的適度(0.1伏特)改變的反相器924和926形成的第一緩沖器中變弱(例如，10個單位)并且也將在由也進行電壓電平的適度(0.1伏特)改變的反相器934和936形成的第二緩沖器中變弱(例如10個單位)。
[0086]圖10是可以運用這里公開的電路和方法的示例性數(shù)字系統(tǒng)50的框圖。系統(tǒng)50可以是編程的數(shù)字計算機系統(tǒng)、數(shù)字信號處理系統(tǒng)、專門化的數(shù)字切換網(wǎng)絡或者其它處理系統(tǒng)。另外，這樣的系統(tǒng)可以被設計用于廣泛多種應用，比如電信系統(tǒng)、汽車系統(tǒng)、控制系統(tǒng)、消費者電子裝置、個人計算機、因特網(wǎng)通信和聯(lián)網(wǎng)以及其它應用。另外，系統(tǒng)50可以被提供于單個板上、多個板上或者多個罩內。
[0087]系統(tǒng)50包括被一個或者多個總線互連在一起的處理單元52、存儲器單元54和輸入/輸出(I/o)單元56。根據(jù)這一示例性實施例，F(xiàn)PGA58被嵌入于處理單元52中。FPGA58可以服務于在系統(tǒng)50內的許多不同目的。FPGA58可以例如是處理單元52的邏輯構建塊，該邏輯構建塊支持它的內部和外部操作。FPGA58被編程為實施為了在系統(tǒng)操作中執(zhí)行它的特定作用而必需的邏輯功能。FPGA58可以具體通過連接60被耦合到存儲器54并且通過連接62被耦合到I/O單元56。
[0088]處理單元52可以將數(shù)據(jù)引向用于處理或者存儲的適當系統(tǒng)部件、執(zhí)行在存儲器54中存儲的程序、經(jīng)由I/O單元56接收和傳輸數(shù)據(jù)或者其它相似功能。處理單元52可以是中央處理單元(CPU)、微處理器、浮點協(xié)同處理器、圖形協(xié)同處理器、硬件控制器、微控制器、被編程用于用作控制器的現(xiàn)場可編程門陣列、網(wǎng)絡控制器或者任何類型的處理器或者控制器。另外，在許多實施例中，經(jīng)常無需CPU。
[0089]例如，取代CPU，一個或者多個FPGA58可以控制系統(tǒng)的邏輯操作。作為另一示例，F(xiàn)PGA58充當可以按照需要被再編程以處理特定計算任務的可重配置處理器。備選地，F(xiàn)PGA58可以本身包括嵌入式微處理器。存儲器單元54可以是隨機存取存儲器(RAM)、只讀存儲器(ROM)、固定或者軟盤介質、閃存、磁帶或者任何其它存儲裝置或者這些存儲裝置的任何組合。
[0090]在以上描述中，給出了許多具體細節(jié)以提供對本發(fā)明的實施例的透徹理解。然而，本發(fā)明的所示的實施例的以上描述未旨在于窮舉或者使本發(fā)明限于公開的精確形式。相關領域技術人員將認識到，沒有具體細節(jié)中的一個或者多個具體細節(jié)或者用其它方法、部件等仍可實現(xiàn)本發(fā)明。
[0091]在其它實例中，未具體示出或者描述公知結構或者操作以避免模糊本發(fā)明的方面。盡管這里出于示例目的而描述了本發(fā)明的具體實施例和用于本發(fā)明的示例，但是各種等效修改如相關領域技術人員將認識到的那樣在本發(fā)明的范圍內是可能的。可以根據(jù)以上具體描述對本發(fā)明進行這些修改。
【權利要求】
1.一種集成電路，包括: 多電壓可編程邏輯結構，包括在第一電壓域中操作的第一類型的電路和在第二電壓域中操作的第二類型的電路，其中所述第二電壓域具有比所述第一電壓域更低的供應電壓；所述可編程邏輯結構中的向下電平轉換電路元件，用于從所述第一電壓域向所述第二電壓域驅動信號；以及 所述可編程邏輯結構中的向上電平轉換電路元件，用于從所述第二電壓域向所述第一電壓域驅動信號。
2.根據(jù)權利要求1所述的集成電路，其中所述第一類型的電路包括管線化的邏輯塊，并且所述第二類型的電路包括管線化的互連電路。
3.根據(jù)權利要求1至2中的任一權利要求所述的集成電路，其中所述向下電平轉換電路元件包括反相器。
4.根據(jù)權利要求1至2中的任一權利要求所述的集成電路，其中所述向上電平轉換電路元件包括具有嵌入式低到高電平轉換的鐘控的存儲元件。
5.根據(jù)權利要求4所述的集成電路，其中所述鐘控的存儲元件包括脈沖鎖存器電路。
6.根據(jù)權利要求5所述的集成電路，其中所述脈沖鎖存器電路中的每個脈沖鎖存器電路包括三態(tài)緩沖器，所述三態(tài)緩沖器通過門控的緩沖器電路直接并且并聯(lián)連接到反相器，其中所述三態(tài)緩沖器接收在所述更低電壓域中的數(shù)據(jù)信號，并且所述反相器輸出在所述更高電壓域中的所述數(shù)據(jù)信號。
7.根據(jù)權利要求4所述的集成電路，其中所述鐘控的存儲元件包括邊沿觸發(fā)的觸發(fā)器電路。
8.根據(jù)權利要求7所述的集成電路，其中所述邊沿觸發(fā)的觸發(fā)器中的每個邊沿觸發(fā)的觸發(fā)器包括在所述更低電壓域中操作的主鎖存器和在所述更高電壓域中操作的從鎖存器。
9.根據(jù)權利要求4所述的集成電路，其中所述鐘控的存儲元件包括動態(tài)鎖存器。
10.根據(jù)權利要求9所述的集成電路，其中所述動態(tài)鎖存器中的每個動態(tài)鎖存器包括: 第一 PMOS晶體管，具有接收時鐘脈沖信號的柵極、連接到用于所述更高電壓域的供應電壓的源極和連接到內部節(jié)點的漏極； 第一 NMOS晶體管，具有接收數(shù)據(jù)輸入信號的柵極和連接到所述內部節(jié)點的漏極； 第二 NMOS晶體管，具有接收所述時鐘脈沖信號的柵極、連接到接地的源極和連接到所述第一 NMOS晶體管的所述源極的漏極； 第二 PMOS晶體管，具有連接到所述內部節(jié)點的柵極、連接到用于所述更高電壓域的供應電壓的源極和連接到輸出節(jié)點的漏極； 第三NMOS晶體管，具有接收所述時鐘脈沖信號的柵極和連接到所述輸出節(jié)點的漏極；以及 第四NMOS晶體管，具有連接到所述內部節(jié)點的柵極、連接到所述接地的源極和連接到所述第三NMOS晶體管的所述源極的漏極。
11.根據(jù)權利要求1至2和5至10中的任一權利要求所述的集成電路，其中所述可編程邏輯結構還包括在第三電壓域中操作的第三類型的電路，其中所述第三電壓域具有比所述第二電壓域更低的供應電壓，所述集成電路還包括: 向下電平轉換電路元件，從所述第二電壓域向所述第三電壓域驅動信號；以及 向上電平轉換電路元件，從所述第三電壓域向所述第二電壓域驅動信號。
12.根據(jù)權利要求11所述的集成電路，其中所述第二類型的電路包括本地互連電路，并且所述第三類型的電路包括長距離互連電路。
13.—種在可編程邏輯器件中從更低電壓域向更高電壓域轉換信號的方法，所述方法包括: 接收由所述更低電壓域的更低供應電壓供電的數(shù)據(jù)輸入信號； 從時鐘參考信號生成時鐘脈沖信號，所述時鐘脈沖信號提供具有脈沖寬度的周期脈沖； 在所述脈沖寬度期間使用所述更高電壓域的更高供應電壓向內部節(jié)點上驅動所述數(shù)據(jù)輸入信號；并且 從所述內部節(jié)點驅動數(shù)據(jù)輸出信號。
14.根據(jù)權利要求13所述的方法，其中使用由所述更高供應電壓供電的反相器從所述內部節(jié)點驅動所述數(shù)據(jù)輸入信號。
15.根據(jù)權利要求13至14中的任一權利要求所述的方法，其中功率泄漏被限制于所述脈沖寬度的持續(xù)時間并且在所述脈沖寬度的所述持續(xù)時間以外被阻止。
16.根據(jù)權利要求13至14中的任一權利要求所述的方法，其中所述方法由鐘控的存儲元件執(zhí)行。
17.根據(jù)權利要求16所述的方法，其中所述鐘控的存儲元件包括脈沖鎖存器電路。
18.根據(jù)權利要求16所述的方法，其中所述鐘控的存儲元件包括邊沿觸發(fā)的觸發(fā)器電路。
19.根據(jù)權利要求16所述的方法，其中所述鐘控的存儲元件包括動態(tài)鎖存器。
20.一種多電壓可編程邏輯結構，包括: 在第一電壓域中操作的邏輯塊； 在第二電壓域中操作的互連電路，其中所述第二電壓域具有比所述第一電壓域更低的供應電壓； 用于從所述第一電壓域向所述第二電壓域驅動信號的向下電平轉換電路元件；以及 用于從所述第二電壓域向所述第一電壓域驅動信號的向上電平轉換電路元件。
【文檔編號】H03K19/173GK104242912SQ201410260941
【公開日】2014年12月24日 申請日期:2014年6月12日 優(yōu)先權日:2013年6月13日
【發(fā)明者】J·C·克羅麥克扎克 申請人:阿爾特拉公司