適用于ddr的信號傳輸電路的制作方法
【專利摘要】本發(fā)明公開一種適用于DDR的信號傳輸電路，以驅(qū)動連接墊，其由包括上、下電平移位器的電平移位電路，包括上、下緩沖單元的緩沖電路和包括上、下拉電路的輸出電路而構(gòu)成。上電平移位器和下電平移位器設(shè)置在DDR的操作電壓和地電壓之間，且接收包括第一工作電壓和第二工作電壓的輸入信號，第一工作電壓等于地電壓，第二工作電壓小于DDR的操作電壓。上緩沖單元設(shè)置在DDR的操作電壓與第一參考電壓之間；下緩沖單元設(shè)置在地電壓與第二參考電壓之間。上電平移位器和下電平移位器采用輸入輸出器件以輸出對應(yīng)的第一偏移信號和第二偏移信號，其他的元件采用核心器件。第二參考電壓等于第二工作電壓，第一參考電壓等于DDR的操作電壓減去第二參考電壓的差值。
【專利說明】適用于DDR的信號傳輸電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及信號傳輸電路，特別是涉及適用于DDR的信號傳輸電路。

【背景技術(shù)】
[0002]DDR全稱是DDR SDRAM (Double Date Rate Synchronous Dynamic Random AccessMemory，雙倍速率同步動態(tài)隨機存取存儲器)。DDR最早由三星公司于1996提出，由日本電氣、三菱、富士通、東芝、日立、德州儀器、三星及現(xiàn)代等八家公司協(xié)議訂立的內(nèi)存規(guī)格，并得到了 AMD、VIA及SiS等主要芯片組廠商的支持。DDR是普通SDRAM的升級版本，因此也稱為SDRAM II。DDR技術(shù)最重要的改變是在數(shù)據(jù)傳輸上，其在時鐘的上升沿和下降沿都能夠傳送數(shù)據(jù)，因此其能夠在保持時鐘速率不變的情況下將數(shù)據(jù)傳送速率提高一倍，因此DDR廣泛地應(yīng)用在各類信號處理系統(tǒng)中。
[0003]—般而言，集成電路可以大致分成核心部分(core port1n)與輸入輸出部分(input and output port1n, 10 port1n)。輸入輸出部分扮演了核心部分中的對外通訊的橋梁，一方面需要將核心部分所產(chǎn)生的內(nèi)部信號(core signal)透過連接墊(pad)而傳遞至集成電路之外，而另一方面也需要將外界送至連接墊的外部信號傳遞至核心部分以便進行處理。-電子產(chǎn)品往往隨著運算速度的增快與節(jié)能的要求，核心部分的工作電壓需要下降。同樣地，為了增加集成電路之間外部信號的傳輸效率，新一代產(chǎn)品的工作電壓也隨著逐漸下降。舉例來說，對于 DDR(Double Date Rate Synchronous Dynamic Random AccessMemory，雙倍速率同步動態(tài)隨機存取存儲器)來說，其第一代產(chǎn)品DDRl的工作電壓為2.5V,第二代產(chǎn)品DDR2的工作電壓為1.8V，第三代產(chǎn)品DDR3的工作電壓為1.5V，低壓版的第三代產(chǎn)品DDR3L的工作電壓為1.35V，而第四代產(chǎn)品DDR4的工作電壓為1.2V。
[0004]傳統(tǒng)的半導(dǎo)體制程可以在半導(dǎo)體晶圓(wafer)上制造出兩種器件:核心器件(core device)和輸入輸出器件(10 device)。通常地,核心器件的速度較快,驅(qū)動能力較強，但是其能夠承受的電壓差較低，即其所有的導(dǎo)電端(例如柵極、源極、漏極)之間的電壓差在一個較低的電壓差之下，例如1.1V ;而輸入輸出器件的速度較慢，驅(qū)動能力較差，但是其能夠承受的電壓差較高，即其所有的導(dǎo)電端(例如柵極、源極、漏極)之間的電壓差可以在一個較高的電壓差之下，例如1.5V。舉例而言,如果核心器件和輸入輸出器件均是MOS兀件，那么作為輸入輸出器件的MOS元件中的柵極氧化層的厚度將大于作為核心器件的MOS元件中的柵極氧化層，以能夠承受較大的電壓差。
[0005]圖1繪不了一種現(xiàn)有的信號傳輸電路10,其可以適用于DDR,例如DDR3,以傳輸高速的時鐘信號或者數(shù)據(jù)信號。如圖1所示，現(xiàn)有的信號傳輸電路10驅(qū)動連接墊15，其包括電平移位電路11、緩沖電路12、輸出電路13。其中，輸出電路13包括上拉電路13a和下拉電路13b，緩沖電路12包括上緩沖單元12a和下緩沖單元12b，而電平移位電路11包括上電平移位器I Ia和下電平移位器I Ib。其中電平移位電路11中的上電平移位器I Ia和下電平移位器I Ib接收輸入信號IN，輸入信號IN可以是由第一工作電壓Vsscore和第二工作電壓Vddcore所組成的方波信號,例如由OV和1.1V所組成的方波信號。而信號傳輸電路10中的器件都采用輸入輸出裝置(10 device)，例如，上電平移位器11a、下電平移位器lib、上緩沖單元12a和下緩沖單元12b中的各個反向器均設(shè)置在DDR3的工作電壓Vdd1 (1.5V)和地電壓Vss1 (OV)之間，而上拉電路13a和下拉電路13b中的上拉晶體管PMOS Tl和下拉晶體管NMOS T2能夠可以承受1.5V的電壓差(Vdd1-Vss1)，在此，輸入信號IN兩個工作電壓之間的電壓差對應(yīng)核心電路的輸出，其一般較小，小于DDR3的工作電壓Vdd1(l.5V)。在信號輸出電路10中，上拉電路13a和下拉電路13b中的上拉晶體管PMOS和下拉晶體管NMOS采用驅(qū)動能力較弱的輸入輸出器件(10 device)，又要使其符合DDR3的驅(qū)動規(guī)格，則其需要占用非常大的半導(dǎo)體面積。
[0006]當(dāng)然，信號傳輸電路也可以采用核心器件(core device)來降低其所需要的半導(dǎo)體面積。圖2繪示了另一種現(xiàn)有的輸出電路23，以取代圖1中的輸出電路13。其中，輸出電路23中的上拉晶體管PMOS PHl與PH2以及下拉晶體管NMOS NLl和NL2都是采用核心器件。上拉晶體管PMOS PHl的柵極接收邏輯信號Sp，其高低邏輯電平分別是1.5V與0.4V，而上拉晶體管PMOS PH2的柵極連接參考電壓Vbp，其電壓為0.4V。下拉晶體管NMOS NL2的柵極接收另一參考電壓Vbn，其電壓為1.1V，下拉晶體管NMOS NLl的柵極接收另一邏輯信號Sn，其高低邏輯電平分別為1.1V與0V。這里所謂的高邏輯電平是指一信號等于邏輯上的“ I”時，其所呈現(xiàn)的電壓位準(zhǔn)，而低邏輯電平則是該信號等于邏輯上的“O”時，其所呈現(xiàn)的電壓位準(zhǔn)。上拉晶體管PMOS PHl與PH2串聯(lián)在一起，而下拉晶體管匪OS NLl與NL2串聯(lián)在一起，這樣的串聯(lián)結(jié)構(gòu)可以防止工作在1.1V的操作電壓的核心器件(上拉晶體管PMOSTl與T2以及下拉晶體管NMOS T3與T4)可能遭受較高的操作電壓(1.5V)而造成的損害。
[0007]但是，在輸出電路23中，上拉晶體管PMOS PH2和下拉晶體管NOMS NL2的柵極與連接墊24之間的寄生電容非常大，因此為了避免連接墊24上的信號變化時，因電容耦合而造成上拉晶體管PMOS PH2和下拉晶體管NOMS NL2的柵極上的所接收的參考電壓Vbp和Vbn的信號不穩(wěn)定，因此需要在上拉晶體管PMOS PH2和下拉晶體管N0MSNL2的柵極上分別連接一個相當(dāng)大的去耦電容Cl和C2，以消除降低連接墊24上的信號變化對參考電壓Vbp和Vbn的電壓影響，而去耦電容Cl和C2所占用的半導(dǎo)體面積也會非常的可觀。
[0008]有鑒于此，有必要提供一種新穎的適用于DDR的信號傳輸電路以解決上述問題。


【發(fā)明內(nèi)容】

[0009]本發(fā)明主要解決的技術(shù)問題是提供一種適用于DDR的信號傳輸電路，其驅(qū)動能力較強，而占用的半導(dǎo)體面積較少，且穩(wěn)定性較高。
[0010]為解決上述技術(shù)問題，本發(fā)明采用的一個技術(shù)方案是:提供一種適用于DDR的信號傳輸電路，以驅(qū)動連接墊，其中，所述信號傳輸電路包括:電平移位電路、緩沖電路和輸出電路。所述電平移位電路包括:上電平移位器和下電平移位器，其中，所述上電平移位器和所述下電平移位器分別設(shè)置在所述DDR的操作電壓和地電壓之間，且所述上電平移位器和所述下電平移位器分別接收輸入信號(IN)并輸出對應(yīng)的第一偏移信號和第二偏移信號，所述輸入信號包括第一工作電壓和第二工作電壓，其中，所述第一工作電壓等于所述地電壓，所述第二工作電壓為核心器件的驅(qū)動電壓，其小于所述DDR的所述操作電壓。所述緩沖電路包括上緩沖單元和下緩沖單元，其中，所述上緩沖單元設(shè)置在所述DDR的所述操作電壓與第一參考電壓之間，且所述上緩沖單元連接所述上電平移位器的輸出以接收所述第一偏移信號并根據(jù)所述第一偏移信號而輸出第一邏輯信號；所述下緩沖單元設(shè)置在所述地電壓與第二參考電壓之間，且所述下緩沖單元連接所述下電平移位器的輸出以接收所述第二偏移信號并根據(jù)所述第二偏移信號而輸出第二邏輯信號。所述輸出電路包括上拉電路和下拉電路，其中，所述上拉電路連接在所述DDR的所述操作電壓和所述連接墊之間，且所述上拉電路連接所述上緩沖單元以根據(jù)所述第一邏輯信號而確定是否將所述DDR的所述操作電壓輸出至所述連接墊；所述下拉電路，連接在所述地電壓和所述連接墊之間，且所述下拉電路連接所述下緩沖單元以根據(jù)所述第二邏輯信號而確定是否將所述地電壓輸出至所述連接墊。其中，所述上電平移位器和所述下電平移位器采用輸入輸出器件以分別輸出對應(yīng)的所述第一偏移信號和所述第二偏移信號，而所述上緩沖單元、所述下緩沖單元、所述上拉電路和所述下拉電路采用核心器件；所述第二參考電壓等于所述第二工作電壓，所述第一參考電壓等于所述DDR的所述操作電壓減去所述第二參考電壓的差值。
[0011]其中，所述上拉電路包括第一開關(guān)元件、第二開關(guān)元件和第三開關(guān)元件。所述第一開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第一開關(guān)元件的控制端通過第一電阻連接至所述上緩沖單元的輸出端以接收所述第一邏輯信號，所述第一開關(guān)元件的第一通路端連接至所述DDR的所述操作電壓。所述第二開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第二開關(guān)元件的控制端連接至所述上緩沖單元的輸出端以接收所述第一邏輯信號，所述第二開關(guān)元件的第一通路端連接至所述第一開關(guān)元件的第二通路端，所述第二開關(guān)元件的第二通路端通過第二電阻連接至所述連接墊。所述第三開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第三開關(guān)元件的控制端連接至所述第一參考電壓，所述第三開關(guān)元件的第一通路端連接至所述第一開關(guān)元件的第二通路端與所述第二開關(guān)元件的第一通路端之間的連接處，所述第三開關(guān)元件的第二通路端連接至所述第二開關(guān)元件的第二通路端與所述第二電阻之間的連接處。所述下拉電路包括第四開關(guān)元件、第五開關(guān)元件和第六開關(guān)元件。所述第四開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第四開關(guān)元件的控制端通過第三電阻連接至所述下緩沖單元的輸出端以接收所述第二邏輯信號，所述第四開關(guān)元件的第一通路端連接至所述地電壓。所述第五開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第五開關(guān)元件的控制端連接至所述下緩沖單元的輸出端以接收所述第二邏輯信號，所述第五開關(guān)元件的第一通路端連接至所述第四開關(guān)元件的第二通路端，所述第五開關(guān)元件的第二通路端通過第四電阻連接至所述連接墊。所述第六開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第六開關(guān)元件的控制端連接至所述第二參考電壓，所述第六開關(guān)元件的第一通路端連接至所述第四開關(guān)元件的第二通路端與所述第五開關(guān)元件的第一通路端之間的連接處，所述第六開關(guān)元件的第二通路端連接至所述第五開關(guān)元件的第二通路端與所述第四電阻之間的連接處。其中，所述第一、第二和第三開關(guān)元件為第一類型的開關(guān)元件，而所述第四、第五和第六開關(guān)元件為第二類型的開關(guān)元件，所述第一類型的開關(guān)元件的類型與所述第二類型的開關(guān)元件相反。
[0012]其中，所述上拉電路進一步包括第七開關(guān)元件和第一二極管。所述第七開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第七開關(guān)元件的控制端連接所述第三開關(guān)元件的控制端和所述第一參考電壓，所述第七開關(guān)元件的第一通路端和第二通路端分別連接至所述DDR的所述操作電壓。所述第一二極管的陽極連接所述第二電阻和所述第四電阻之間的連接處和所述連接墊，而所述第一二極管的陰極連接至所述DDR的所述操作電壓。所述下拉電路進一步包括第八開關(guān)元件和第二二極管。所述第八開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第八開關(guān)元件的控制端連接所述第六開關(guān)元件的控制端和所述第二參考電壓，所述第八開關(guān)元件的第一通路端和第二通路端分別連接至所述地電壓。所述第二二極管的陽極連接至所述地電壓，所述第二二極管的陰極連接至所述第二電阻和所述第四電阻之間的連接處和所述連接墊。其中，所述第七開關(guān)元件為所述第一類型的開關(guān)元件，而所述第八開關(guān)元件為所述第二類型的開關(guān)元件。
[0013]其中，所述第一、第二、第三和第七開關(guān)元件為PMOS晶體管，而所述第四、第五、第六和第八開關(guān)元件為NMOS晶體管。
[0014]其中，所述上拉電平移位器包括第一至第五反向器和第十一至第二十開關(guān)元件。所述第一至第五反向器分別設(shè)置在所述輸入信號中的所述第一工作電壓和所述第二工作電壓之間，所述第一反向器的輸入端連接所述輸入信號，所述第一、第二和第三反向器串聯(lián)在一起以輸出所述輸入信號的反向信號，所述第四反向器的輸入端連接所述第二反向器的輸出端以使所述第一、第二、第四和第五反向器串聯(lián)在一起以輸出所述輸入信號的非反向信號。所述第十一開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第十一開關(guān)元件的控制端連接至所述第三反向器的輸出端以接收所述輸入信號的反向信號，所述第十一開關(guān)元件的第一通路端連接至所述地電壓。所述第十二開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第十二開關(guān)元件的控制端連接至所述第五反向器的輸出端以接收所述輸入信號的非反向信號，所述第十二開關(guān)元件的第一通路端連接所述地電壓。所述第十三開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第十三開關(guān)元件的控制端連接所述第十二開關(guān)元件的控制端和所述第五反向器的輸出端以接收所述輸入信號的非反向信號，所述第十三開關(guān)元件的第一通路端連接所述第十二開關(guān)元件的第二通路端。所述第十四開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第十四開關(guān)元件的控制端連接至所述第二參考電壓，所述第十四開關(guān)元件的第一通路端連接至所述第十二開關(guān)元件的第二通路端與所述第十三開關(guān)元件的第一通路端之間的連接處，所述第十四開關(guān)元件的第二通路端與所述第十三開關(guān)元件的第二通路端連接在一起。所述第十五開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第十五開關(guān)元件的第一通路端連接至所述DDR的所述操作電壓，所述第十五開關(guān)元件的第二通路端與控制端連接在一起并連接至所述第十一開關(guān)元件的第二通路端，且所述第十五開關(guān)元件的第二通路端和控制端與所述第十一開關(guān)元件的第二通路端之間的連接處定義為第一節(jié)點。所述第十六開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第十六開關(guān)元件的控制端連接至所述第一節(jié)點，所述第十六開關(guān)元件的第一通路端連接至所述DDR的所述操作電壓。所述第十七開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第十七開關(guān)元件的控制端連接至所述第一節(jié)點，所述第十七開關(guān)元件的第一通路端連接所述第十六開關(guān)元件的第二通路端。所述第十八開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第十八開關(guān)元件的控制端連接所述第一參考電壓，所述第十八開關(guān)元件的第一通路端連接所述第十七開關(guān)元件的第一通路端和所述第十六開關(guān)元件的第二通路端之間的連接處，所述第十八開關(guān)元件的第二通路端與所述第十七開關(guān)元件的第二通路端連接在一起并連接至所述第第十三開關(guān)元件的第二通路端和所述第十四開關(guān)元件的第二通路端，且所述第十八開關(guān)元件的第二通路端和所述第十七開關(guān)元件的第二通路端與所述第十三開關(guān)元件的第二通路端和所述第十四開關(guān)元件的第二通路端之間的連接處定義為第二節(jié)點。所述第十九開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第十九開關(guān)元件的控制端連接至所述第二節(jié)點，所述第十九開關(guān)元件的第一通路端連接至所述DDR的所述操作電壓。所述第二十開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第二十開關(guān)元件的控制端連接至所述第二節(jié)點，所述第二十開關(guān)元件的第一通路端連接至所述第一參考電壓，所述第二十開關(guān)元件的第二通路端連接所述第十九開關(guān)元件的第二通路端，且所述第二十開關(guān)元件的第二通路端與所述第十九開關(guān)元件的第二通路端之間的連接處作為為所述上電平移位器的輸出端以輸出所述第一偏移信號。其中，所述第十一、第十二、第十三、第十四和第二十開關(guān)元件為第二類型開關(guān)元件，而所述第十五、第十六、第十七、第十八和第十九開關(guān)元件為第一類型開關(guān)元件，所述第一類型開關(guān)元件的類型與所述第二類型開關(guān)元件相反。
[0015]其中，所述第i^一、第十二、第十三、第十四和第二十開關(guān)元件為NMOS晶體管，而所述第十五、第十六、第十七、第十八和第十九開關(guān)元件為PMOS晶體管。
[0016]其中，所述第十九開關(guān)元件為輸入輸出器件，而所述第二十開關(guān)元件為核心器件。
[0017]其中，所述下電平移位器包括第六至第十反向器和第二十一至第三十開關(guān)元件。所述第六至第十反向器分別設(shè)置在所述輸入信號中的所述第一工作電壓和所述第二工作電壓之間，所述第六反向器的輸入端連接所述輸入信號，所述第六、第七和第八反向器串聯(lián)在一起以輸出所述輸入信號的反向信號，所述第九反向器的輸入端連接所述第七反向器的輸出端以使所述第六、第七、第九和第十反向器串聯(lián)在一起以輸出所述輸入信號的非反向信號。所述第二十一開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第二十一開關(guān)元件的控制端連接至所述第八反向器的輸出端以接收所述輸入信號的反向信號，所述第二十一開關(guān)元件的第一通路端連接至所述地電壓。所述第二十二開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第二十二開關(guān)元件的控制端連接至所述第十反向器的輸出端以接收所述輸入信號的非反向信號，所述第二十二開關(guān)元件的第一通路端連接所述地電壓。所述第二十三開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第二十三開關(guān)元件的控制端連接所述第二十二開關(guān)元件的控制端和所述第十反向器的輸出端以接收所述輸入信號的非反向信號，所述第二十三開關(guān)元件的第一通路端連接至所述第二十二開關(guān)元件的第二通路端。所述第二十四開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第二十四開關(guān)元件的控制端連接至所述第二參考電壓，所述第二十四開關(guān)元件的第一通路端連接至所述第二十二開關(guān)元件的第二通路端與所述第二十三開關(guān)元件的第一通路端之間的連接處，所述第二十四開關(guān)元件的第二通路端與所述第二十三開關(guān)元件的第二通路端連接在一起。所述第二十五開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第二十五開關(guān)元件的第一通路端連接至所述DDR的所述操作電壓，所述第二十五開關(guān)元件的第二通路端和控制端連接在一起并連接至所述第二十一開關(guān)元件的第二通路端，所述第二十五開關(guān)元件的第二通路端和控制端與所述第二 i^一開關(guān)元件的第二通路端之間的連接處定義為第三節(jié)點。所述第二十六開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第二十六開關(guān)元件的控制端連接至所述第三節(jié)點，其第一通路端連接至所述DDR的所述操作電壓。所述第二十七開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述二十七開關(guān)元件的控制端連接至所述第三節(jié)點，其第一通路端連接所述第二十六開關(guān)元件的第二通路端。所述第二十八開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第二十八開關(guān)元件的控制端連接所述第一參考電壓，其第一通路端連接所述第二十七開關(guān)元件的第一通路端和第二十六開關(guān)元件的第二通路端之間的連接處，所述第二十八開關(guān)元件的第二通路端與所述第二十七開關(guān)元件的第二通路端連接在一起并連接至所述第二十三開關(guān)元件的第二通路端和所述第二十四開關(guān)元件的第二通路端，且所述二十八開關(guān)元件的第二通路端和所述第二十七開關(guān)元件的第二通路端與所述第二十三開關(guān)元件的第二通路端和所述第二十四開關(guān)元件的第二通路端之間的連接處定義為第四節(jié)點。所述第二十九開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第二十九開關(guān)元件的控制端連接至所述第四節(jié)點，所述第二十九開關(guān)元件的第一通路端連接至所述第二參考電壓。所述第三十開關(guān)元件包括控制端、第一通路端和第二通路端，其中，所述第三十開關(guān)元件的控制端連接至所述第四節(jié)點，所述第三十開關(guān)元件的第一通路端連接至所述地電壓，所述第三十開關(guān)元件的第二通路端連接所述第二十九開關(guān)元件的第二通路端，且所述第三十開關(guān)元件的第二通路端與所述第二十九開關(guān)元件的第二通路端之間的連接處作為所述下電平移位器的輸出端以輸出所述第二偏移信號。其中，所述第二十一、第二十二、第二十三、第二十四和第三十開關(guān)元件為第二類型開關(guān)元件，而所述第二十五、第二十六、第二十七、第二十八和第二十九開關(guān)元件為第一類型開關(guān)元件，所述第一類型開關(guān)元件的類型與所述第二類型開關(guān)元件相反。
[0018]其中，所述第二i^一、第二十二、第二十三、第二十四和第三十開關(guān)元件為NMOS晶體管，而所述第二十五、第二十六、第二十七、第二十八和第二十九開關(guān)元件為PMOS晶體管。
[0019]其中，所述第三十開關(guān)元件為輸入輸出器件，而所述第二十九開關(guān)元件為核心器件。
[0020]本發(fā)明的有益效果是:區(qū)別于現(xiàn)有技術(shù)的情況，本發(fā)明的DDR信號傳輸電路中，只有上電平移位器和下電平移位器米用輸入輸出器件以分別輸出對應(yīng)的第一偏移信號和第二偏移信號，而其他的器件都可以采用核心器件，因此其驅(qū)動能力較強，而占用的半導(dǎo)體面積較少。而上電平移位器和下電平移位器利用第一參考電壓和第二參考電壓可以穩(wěn)定地輸出第一偏移信號和第二偏移信號，其穩(wěn)定性較高。

【專利附圖】

【附圖說明】
[0021]圖1為一種現(xiàn)有的適用于DDR的信號傳輸電路的電路示意圖；
[0022]圖2為另一種現(xiàn)有的輸出電路的電路示意圖；
[0023]圖3為本發(fā)明一實施例所示的適用于DDR的信號傳輸電路的電路示意圖；
[0024]圖4為本發(fā)明一實施例所示的上電平移位器的具體電路示意圖；
[0025]圖5為本發(fā)明一實施例所示的下電平移位器的具體電路示意圖；
[0026]圖6為圖3所示的第一邏輯信號和第二邏輯信號的時序圖。

【具體實施方式】
[0027]請參閱圖3，其為本發(fā)明一實施例所示的適用于DDR的信號傳輸電路的示意圖。在此，以DDR3為例來介紹本發(fā)明，其操作電壓為1.5V，當(dāng)然，本發(fā)明并不限定于此，其也可以適用于其它類型的DDR，例如操作電壓為1.35V的DDR3L或者操作電壓為1.2V的DDR4。
[0028]如圖3所示，本發(fā)明的信號傳輸電路100用于驅(qū)動連接墊101，其包括電平移位電路110、緩沖電路120和輸出電路130。
[0029]電平移位電路110包括上電平移位器111和下電平移位器112，其中，上電平移位器111和下電平移位器112分別設(shè)置在DDR3的操作電壓Vdd1 (1.5V)和地電壓Vss1 (OV)之間。且上電平移位器111和下電平移位器112分別接收輸入信號IN，其中輸入信號IN是由第一工作電壓Vsscore和第二工作電壓Vddcore所組成的方波信號,第一工作電壓Vsscore與地電壓Vss1相同，其均為OV ;而第二工作電壓Vddcore對應(yīng)核心器件的驅(qū)動電壓，其可以設(shè)定為1.1V，小于DDR3的工作電壓Vdd1 (1.5V)。
[0030]上電平移位器111和下電平移位器112根據(jù)輸入信號IN以及DDR3的操作電壓Vdd1 (1.5V)和地電壓Vss1 (OV)而輸出對應(yīng)的第一偏移信號Ssfp和第二偏移信號Ssfn。
[0031]緩沖電路120包括上緩沖單元121和下緩沖單元122，其中上緩沖單元121設(shè)置在DDR的操作電壓Vdd1(l.5V)與第一參考電壓Vbp之間，由DDR的操作電壓Vdd1和第一參考電壓Vbp所供電。且上緩沖單元121連接上電平移位器111，從而根據(jù)第一偏移信號Ssfp而產(chǎn)生第一邏輯信號Sp。下緩沖單元122設(shè)置在地電壓Vss1與第二參考電壓Vbn之間，由地電壓Vss1和第二參考電壓Vbn所供電。且下緩沖單元122連接下電平移位器112，從而根據(jù)第二偏移信號Ssfn而產(chǎn)生第二邏輯信號Sn。其中，第二參考電壓Vbn等于輸入信號IN中的第二工作電壓Vddcore (1.1V)，而第一參考電壓Vbp等于DDR的操作電壓Vdd1 減去第二參考電壓 Vbn 的差值，即 Vbp = Vdd1-Vddcore = 1.5V-1.1V = 0.4V。
[0032]此外，上緩沖單元121和下緩沖單元122可以分別由多個級聯(lián)的反向器而構(gòu)成，在本實施例中僅僅示出了 2個級聯(lián)的反向器，以用來降低上電平移位器111和下電平移位器112的電容性負載。
[0033]輸出電路130包括上拉電路131和下拉電路132。其中，上拉電路131設(shè)置在DDR3的操作電壓Vdd1和連接墊101之間，且上拉電路131連接上緩沖單元121的輸出以接收第一邏輯信號Sp，并根據(jù)第一邏輯信號Sp而確定是否將操作電壓Vdd1輸出至連接墊101。
[0034]類似地，下拉電路132設(shè)置在地電壓Vss1和連接墊101之間，且下拉電路132連接下緩沖單元122的輸出以接收第二邏輯信號Sn，并根據(jù)第二邏輯信號Sn而確定是否將地電壓Vss1輸出至連接墊101。
[0035]具體地，上拉電路131主要包括開關(guān)元件Tl?T3。本領(lǐng)域技術(shù)人員可以理解的是，以下所介紹的開關(guān)元件均分別包括控制端、第一通路端和第二通路端，其中開關(guān)元件可以采用晶體管而實現(xiàn)，而開關(guān)元件的控制端是指晶體管的柵極，開關(guān)元件的第一通路端是指晶體管的一個源漏極，而開關(guān)元件的第二通路端是指晶體管的另一個源漏極。
[0036]開關(guān)元件Tl的控制端通過電阻Rl而連接至上緩沖單元121的輸出端以接收第一邏輯信號Sp,而開關(guān)元件Tl的第一通路端連接DDR3的操作電壓Vdd1 (1.5V)。開關(guān)元件T2的控制端連接上緩沖單元121的輸出端以接收第一邏輯信號Sp，其第一通路端連接開關(guān)元件Tl的第二通路端，而開關(guān)元件T2的第二通路端通過電阻R2連接至連接墊101。開關(guān)元件T3的控制端連接第一參考電壓Vbp，其第一通路端連接開關(guān)元件Tl的第二通路端與開關(guān)元件T2的第一通路端之間的連接處，開關(guān)元件T3的第二通路端連接至開關(guān)元件T2的第二通路端與電阻R2之間的連接處。
[0037]類似地，下拉電路132主要包括開關(guān)元件T4?T6。其中，開關(guān)元件T4的控制端通過電阻R3連接至下緩沖單元122的輸出端以接收第二邏輯信號Sn，而其第一通路端連接至地電壓Vss1。開關(guān)元件T5的控制端連接下緩沖單元122的輸出端以接收第二邏輯信號Sn，而其第一通路端連接至開關(guān)元件T4的第二通路端，而開關(guān)元件T5的第二通路端通過電阻R4而連接至連接墊101。開關(guān)元件T6的控制端連接至第二參考電壓Vbn，而其第一通路端連接至開關(guān)元件T4的第二通路端與開關(guān)元件T5的第一通路端之間的連接處，開關(guān)元件T6的第二通路端連接至開關(guān)元件T5的第二通路端與電阻R4之間的連接處。
[0038]此外，上拉電路131可以進一步包括開關(guān)元件T7和二極管D1。其中，開關(guān)元件T7的控制端連接開關(guān)元件T3的控制端和第一參考電壓Vbp，而開關(guān)元件T7的第一通路端和第二通路端分別連接至DDR3的操作電壓Vdd1。二極管Dl反接在連接墊101和DDR3的操作電壓Vdd1之間，具體地，二極管Dl的陽極連接電阻R2和電阻R4之間的連接處和連接墊101，而其陰極連接DDR3的操作電壓Vdd1。
[0039]類似地，下拉電路132可以進一步包括開關(guān)元件T8和二極管D2。其中，開關(guān)元件T8的控制端連接開關(guān)元件T6的控制端和第二參考電壓Vbn，而開關(guān)元件T8的第一通路端和第二通路端分別連接至地電壓Vss1。二極管D2反接在地電壓Vss1和連接墊101之間，具體地，二極管D2的陽極連接地電壓Vss1，而其陰極連接電路R2和電阻R4之間的連接處和連接墊101。
[0040]其中，上拉電路131中的開關(guān)元件T1、T2、T3和T7分別為第一類型的開關(guān)元件，在本實施例中，其可以分別為PMOS晶體管；而下拉電路中的開關(guān)元件Τ4、Τ5、Τ6和Τ8分別為第二類型的開關(guān)元件，在本實施例，其可以分別為NMOS晶體管，即第一類型開關(guān)元件的類型與第二類型開關(guān)元件相反。
[0041]在本發(fā)明中，上電平移位器111和下電平移位器112分別采用輸入輸出器件(10device)來分別輸出對應(yīng)的第一偏移信號Ssfp和第二偏移信號Ssfn ;而其他的兀件,例如上緩沖單元121、下緩沖單元122、上拉電路131和下拉電路132均采用核心器件(coredevice)。
[0042]也就是說，如圖3所示，上電平移位器111和下電平移位器112可以分別是設(shè)置在DDR3的操作電壓Vdd1(l.5V)和地電壓Vss1 (OV)之間，由DDR3的操作電壓Vdd1 (1.5V)和地電壓Vss1(OV)進行供電，因此上電平移位器111和下電平移位器112這兩個端口之間的電壓差較高，超過1.1V，因此上電平移位器111和下電平移位器112需要使用輸入輸出器件(10 device)，以能夠承受較高的電壓應(yīng)力。
[0043]而其他的元件的所有導(dǎo)電端之間的電壓差較低，等于或低于1.1V，因此其他的元件可以采用速度較快的核心器件。例如，上緩沖單元121是設(shè)置在DDR3的操作電壓Vdd1d.5V)和第一參考電壓Vbp(0.4V)之間，因此這兩個端口之間的電壓差不超過1.1V，其可以采用核心器件(core device)。下緩沖單元122與上緩沖單元121相似。而對于上拉電路131和下拉電路132后續(xù)進行介紹。
[0044]請參見圖4，其繪示為本發(fā)明一實施例所示的上電平移位器的具體電路示意圖。如圖4所示，上電平移位器111主要包括五個反向器INVl?INV5和十個晶體管Tll?T20。
[0045]其中，五個反向器INVI?INV5分別設(shè)置在輸入信號IN的第一工作電壓Vsscore (OV)和第二工作電壓Vddcore (1.1V)之間，以由第一工作電壓Vsscore和第二工作電壓Vddcore進行供電。反向器INVl的輸入端連接輸入信號IN，反向器INVl?INV3串聯(lián)在一起以輸出輸入信號IN的反向信號Sinv,而反向器INV4的輸入端連接反向器INV2的輸出端以使反向器INV1、INV2、INV4和INV5串聯(lián)在一起，以輸出輸入信號IN的非反向信號Snon0
[0046]開關(guān)元件Tll的控制端連接至反向器INV3的輸出端以接收輸入信號IN的反向信號Sinv。開關(guān)元件Tll的第一通路端連接地電壓Vss1。
[0047]開關(guān)元件T12的控制端連接反向器INV5的輸出端以接收輸入信號IN的非反向信號Snon,其第一通路端連接地電壓Vss1。
[0048]開關(guān)元件T13的控制端連接開關(guān)元件T12的控制端和反向器INV5的輸出端以接收輸入信號IN的非反向信號Snon，其第一通路端連接開關(guān)元件T12的第二通路端。
[0049]開關(guān)元件T14的控制端連接第二參考電壓Vbn，其第一通路端連接開關(guān)元件T12的第二通路端與開關(guān)元件T13的第一通路端之間的連接處，而開關(guān)元件T14的第二通路端與開關(guān)元件T13的第二通路端連接在一起。
[0050]開關(guān)元件T15的第一通路端連接至DDR3的操作電壓Vdd1，其第二通路端與控制端連接在一起并連接至開關(guān)元件Tll的第二通路端，且開關(guān)元件T15的第二通路端和控制端與開關(guān)元件Tll的第二通路端之間的連接處定義為節(jié)點A。
[0051]開關(guān)元件T16的控制端連接節(jié)點A，其第一通路端連接至DDR3的操作電壓Vdd1。
[0052]開關(guān)元件T17的控制端連接第一節(jié)點A，而其第一通路端連接開關(guān)元件T16的第二通路端。
[0053]開關(guān)元件T18的控制端連接第一參考電壓Vbp，其第一通路端連接開關(guān)元件T17的第一通路端和開關(guān)元件T16的第二通路端之間的連接處，開關(guān)元件T18的第二通路端與開關(guān)元件T17的第二通路端連接在一起并連接至開關(guān)元件T13的第二通路端和開關(guān)元件T14的第二通路端，且開關(guān)元件T18的第二通路端和開關(guān)元件T17的第二通路端與開關(guān)元件T13的第二通路端和開關(guān)元件T14的第二通路端之間的連接處定義為節(jié)點B。
[0054]開關(guān)元件T19和開關(guān)元件T20的控制端均連接至節(jié)點B，開關(guān)元件T19的第一通路端連接至DDR3的操作電壓Vdd1，而開關(guān)元件T20的第一通路端連接至第一參考電壓Vbp，開關(guān)元件T20的第二通路端連接開關(guān)元件T19的第二通路端。且開關(guān)元件T20的第二通路端與開關(guān)元件T19的第二通路端之間的連接處作為上電平移位器111的輸出端以輸出第一偏移信號Ssfp。
[0055]其中，開關(guān)元件Tl 1、T12、T13、T14和T20為第二類型開關(guān)元件，即NMOS晶體管；而開關(guān)元件T15、T16、T17、T18和T19為第一類型開關(guān)元件，即PMOS晶體管。
[0056]以下將具體介紹上電平移位器的工作原理。請一并參見圖3和4，由于輸入信號IN是由第一工作電壓Vsscore (OV)與第二工作電壓Vddcore (1.1V)所組成的方波信號，也就是說輸入信號IN的高低邏輯電平分別為1.1V和0V。這里所謂的高邏輯電平是指一信號等于邏輯上的“ I”時，其所呈現(xiàn)的電壓位準(zhǔn)，而低邏輯電平則是該信號等于邏輯上的“O”時，其所呈現(xiàn)的電壓位準(zhǔn)。
[0057]當(dāng)輸入信號IN處于低邏輯“O”時，圖4中反向器INV3所輸出的輸入信號IN的反向信號Sinv處于高邏輯“I”,則開關(guān)兀件Tl I導(dǎo)通；而反向器INV5所輸出的輸入信號IN的非反向信號Snon也同樣處于低邏輯“0”，則開關(guān)元件T12和T13截止。
[0058]由于開關(guān)元件Tll導(dǎo)通，因此，地電壓Vss1通過導(dǎo)通的開關(guān)元件Tll對節(jié)點A進行放電，節(jié)點A處于低邏輯“O”。PMOS晶體管的開關(guān)元件T15、T16和T17均導(dǎo)通。此外，由于開關(guān)元件Τ18的控制端連接的是第一參考電壓Vbp (0.4V)，即處于低邏輯“0”，因此開關(guān)元件Τ18導(dǎo)通。因此DDR3的操作電壓Vdd1通過導(dǎo)通的開關(guān)元件Τ15對節(jié)點A進行充電，通過導(dǎo)通的開關(guān)元件Τ16、Τ17和Τ18對節(jié)點B進行充電，從而分別拉高節(jié)點A和節(jié)點B處的電位。此時，對于節(jié)點A來說，開關(guān)元件Tll還是處于導(dǎo)通狀態(tài)，因此地電平Vss1還是會對節(jié)點A進行放電，以使節(jié)點A維持在低邏輯“0”，從而保持開關(guān)元件Τ16、Τ17和Τ18導(dǎo)通，則節(jié)點B處的電壓outl被DDR3的操作電壓Vdd1充電，拉升節(jié)點B處的電壓outl直至操作電壓Vdd1 (1.5V)，處于高邏輯“ I ”。
[0059]由于節(jié)點B處的電壓outl處于高邏輯“1”，因此開關(guān)元件T20導(dǎo)通，而開關(guān)元件T19截止，因此上電平移位器111的輸出端所輸出的第一偏移信號Ssfp為第一參考電壓Vbp (0.4V)，處于低邏輯“O”。
[0060]當(dāng)輸入信號IN由低邏輯“O”向高邏輯“I”跳變時，反向器INV3所輸出的輸入信號IN的反向信號Sinv處于低邏輯“O”,則開關(guān)兀件Tll截止；而反向器INV5所輸出的輸入信號IN的非反向信號Snon處于高邏輯“ 1”，則開關(guān)元件T12和T13導(dǎo)通。此外，由于開關(guān)元件T14的控制端連接的是第二參考電壓Vbn (1.1V)，處于高邏輯“ I ”，因此開關(guān)元件T14導(dǎo)通。
[0061]此時節(jié)點A還是處于低邏輯“O”的狀態(tài)，開關(guān)元件T15、T16和Τ17還是保持導(dǎo)通，但是由于開關(guān)元件Tll截止，即地電壓Vss1停止對節(jié)點A進行放電，因此節(jié)點A處的電壓由于導(dǎo)通的開關(guān)元件Τ15而逐漸升高，直至升高至閾值電壓，即處于高邏輯“I”的狀態(tài)而使開關(guān)元件Τ15、Τ16和Τ17截止。由于開關(guān)元件Τ16和開關(guān)元件Τ17截止，因此DDR3的操作電壓Vdd1停止對節(jié)點B的充電操作。
[0062]而此時，由于開關(guān)元件Τ12、Τ13和Τ14導(dǎo)通，則節(jié)點B處的電壓outl被地電壓Vss1進行放電，拉低節(jié)點B處的電壓outl直至地電壓Vss1 (OV)，使其處于低邏輯“O”。由于節(jié)點B處的電壓outl處于低邏輯“0”，則開關(guān)元件T20截止，而開關(guān)元件T19導(dǎo)通，因此上電平移位器111的輸出端所輸出的第一偏移信號Ssfp為DDR3的操作電壓Vdd1 (1.5V),處于高邏輯“O”。
[0063]當(dāng)輸入信號IN維持穩(wěn)定在高邏輯“I”時，則開關(guān)元件T11、T15、T16和Τ17保持截止，而開關(guān)元件Τ12、Τ13和Τ14導(dǎo)通，節(jié)點B是被地電壓Vss1進行放電，處于低邏輯“O”。而開關(guān)元件Τ19導(dǎo)通，開關(guān)元件Τ20截止，DDR3的操作電壓Vdd1對上電平移位器的輸出端進行充電，第一偏移信號Ssfp輸出操作電壓Vdd1(l.5V)。
[0064]當(dāng)輸入信號IN從高邏輯“I”向低邏輯“O”跳變時，反向器INV3輸出的輸入信號IN的反向信號Sinv處于高邏輯“I”,則開關(guān)兀件Tl I導(dǎo)通；而反向器INV5輸出的輸入信號IN的非反向信號Snon處于低邏輯“0”，則開關(guān)元件Τ12和Τ13截止。
[0065]由于開關(guān)元件Tll導(dǎo)通，地電壓Vss1對節(jié)點A進行放電，使其處于低邏輯“0”，開關(guān)元件Τ15、Τ16和Τ17導(dǎo)通，DDR3的操作電壓Vdd1 (1.5V)通過導(dǎo)通的開關(guān)元件Τ16、Τ17和Τ18對節(jié)點B進行充電。
[0066]由于設(shè)置了開關(guān)元件Τ18，因此當(dāng)開關(guān)元件Τ16和Τ17導(dǎo)通時，則開關(guān)元件Τ16和T17組成了一條充電路徑，而開關(guān)元件T16和T18組成了另一條充電路徑，因此DDR3的操作電壓Vdd1可以通過兩條充電路徑而對節(jié)點B處的電壓outl進行充電。也就是說，開關(guān)元件T18的設(shè)置可以保護開關(guān)元件T17，避免開關(guān)元件T17承受較大的電壓應(yīng)力。同樣地，由于開關(guān)元件T14的設(shè)置，因此當(dāng)開關(guān)元件T12和T13導(dǎo)通時，地電壓Vss1可以通過兩條放電路徑而對節(jié)點B處的outl進行放電，即開關(guān)元件T14的設(shè)置可以保護開關(guān)元件T13，避免開關(guān)元件T13承受較大的電壓應(yīng)力。
[0067]需要指出的是，由于節(jié)點B處的電壓outl在地電壓Vss1(OV)和DDR3的操作電壓Vdd1(l.5V)之間轉(zhuǎn)換，而開關(guān)元件T19的第一通路端是連接在DDR3的操作電壓Vdd1(l.5V)，因此開關(guān)元件T19需要采用輸入輸出器件(10 device)，以承受較大的電壓應(yīng)力。而開關(guān)元件T20的第一通路端是連接在第一參考電壓Vbp (0.4V)，因此開關(guān)元件T20可以采用核心器件(core device)。此外，本領(lǐng)域技術(shù)人員可以理解的是，上電平移位器111中的其它元件可以核心器件，例如反向器INVl?INV5是設(shè)置在第一工作電壓Vsscore (OV)和第二工作電壓Vddcored.1V)之間，因此，其可以分別采用核心器件而實現(xiàn)；而開關(guān)元件Tll和T15是串聯(lián)在一起設(shè)置在DDR3的操作電壓Vdd1 (1.5V)和地電壓Vss1(OV)之間，因此兩個開關(guān)元件Tll和T15可以分擔(dān)DDR3的操作電壓Vdd1 (1.5V)和地電壓Vss1 (OV)之間的壓差，且由于閾值電壓的存在，則開關(guān)元件Tll和T15也可以分別采用核心器件。同樣地，開關(guān)元件T12、T13、T14和開關(guān)元件T16、T17、T18也可以分別采用核心器件。也就是說，在上拉移位器111中，除了開關(guān)元件Τ19需要采用輸入輸出器件，而其它的元件都可以采用核心器件，從而可以較強的驅(qū)動能力，減少半導(dǎo)體面積。
[0068]請參見圖5，其繪示為本發(fā)明一實施例所示的下電平移位器的具體電路示意圖。如圖5所示，下電平移位器112也是主要包括五個反向器INV6?INVlO和十個晶體管Τ21?Τ30。
[0069]其中，五個反向器INV6?INVlO分別設(shè)置在輸入信號IN的第一工作電壓Vsscore (OV)和第二工作電壓Vddcore (1.1V)之間，以由第一工作電壓Vsscore和第二工作電壓Vddcore進行供電。反向器INV6的輸入端連接輸入信號IN，反向器INV6?INV8串聯(lián)在一起以輸出輸入信號IN的反向信號Sinv,而反向器INV9的輸入端連接反向器INV7的輸出端以使反向器INV6、INV7、INV9和INVlO串聯(lián)在一起，以輸出輸入信號IN的非反向信號Snon0
[0070]開關(guān)元件Τ21的控制端連接至反向器INV8的輸出端以接收輸入信號IN的反向信號Sinv,而其第一通路端連接地電壓Vss1。
[0071]開關(guān)元件T22和T23的控制端連接至反向器INVlO的輸出端以接收輸入信號IN的非反向信號Snon，開關(guān)元件T22的第一通路端連接地電壓Vss1。開關(guān)元件T23的第一通路端連接開關(guān)元件T22的第二通路端。
[0072]開關(guān)元件T24的控制端連接第二參考電壓Vbn，其第一通路端連接至開關(guān)元件T22的第二通路端與開關(guān)元件T23的第一通路端之間的連接處，開關(guān)元件T24的第二通路端與開關(guān)元件T23的第二通路端連接在一起。
[0073]開關(guān)元件T25的第一通路端連接至DDR3的操作電壓Vdd1，而其第二通路端和控制端連接在一起并連接至開關(guān)元件T21的第二通路端。其中，開關(guān)元件T25的第二通路端和控制端與開關(guān)元件T21的第二通路端之間的連接處定義為節(jié)點C。
[0074]開關(guān)元件T26和開關(guān)元件T27的控制端分別連接至節(jié)點C，開關(guān)元件T26的第一通路端連接至DDR3的操作電壓Vdd1，而開關(guān)元件T27的第一通路端連接開關(guān)元件T26的第二通路端。
[0075]開關(guān)元件T28的控制端連接第一參考電壓Vbp，而其第一通路端連接開關(guān)元件T27的第一通路端和開關(guān)元件T26的第二通路端之間的連接處，且開關(guān)元件T28的第二通路端與開關(guān)元件T27的第二通路端連接在一起并連接至開關(guān)元件T23的第二通路端和開關(guān)元件T24的第二通路端。其中，開關(guān)元件T28的第二通路端和開關(guān)元件T27的第二通路端與開關(guān)元件T23的第二通路端和開關(guān)元件T24的第二通路端之間的連接處定義為節(jié)點D。
[0076]開關(guān)元件T29和開關(guān)元件T30的控制端均連接至節(jié)點D，開關(guān)元件T29的第一通路端連接至第二參考電壓Vbn，而開關(guān)元件T30的第一通路端連接至地電壓Vss1。開關(guān)元件T30的第二通路端連接開關(guān)元件T29的第二通路端，其中，開關(guān)元件T30的第二通路端與開關(guān)元件T29的第二通路端之間的連接處作為下電平移位器112的輸出端以輸出第二偏移信號。
[0077]其中，開關(guān)元件T21、T22、T23、T24和T30為第二類型開關(guān)元件，即PMOS晶體管；而開關(guān)元件T25、T26、T27、T28和T29為第一類型開關(guān)元件，即NMOS晶體管。
[0078]本領(lǐng)域技術(shù)人員可以理解的是，如圖5所示的下電平移位器112的工作原理與如圖4所示的上電平移位器111的工作原理類似，其不同在于:開關(guān)元件T29的第一通路端是連接至第二參考電壓Vbn，而開關(guān)元件T30的第一通路端是連接至地電壓Vss1，因此下電平移位器112所輸出的第二偏移信號Ssfn在地電壓Vss1 (OV)和第二參考電壓Vbn (1.1V)之間進行切換。在下電平移位器112中，開關(guān)元件T29可以采用核心器件(core device),而開關(guān)元件T30需要采用輸入輸出器件(10 device)，以承受較大的電壓應(yīng)力。而與上電平移位器111相似，下電平移位器112中的其它元件都可以采用核心器件，以獲得較強的驅(qū)動能力，減少半導(dǎo)體面積。
[0079]在本發(fā)明中，可以通過設(shè)計上電平移位器111和下電平移位器112的器件尺寸不同，從而實現(xiàn)上電平移位器111所輸出的第一偏移信號Ssfp和下電平移位器112所輸出的第二偏移信號Ssfn之間具有非重疊區(qū)域。
[0080]請繼續(xù)參閱圖3，第一偏移信號Ssfp和第二偏移信號Ssfn在分別經(jīng)過上緩沖單元121和下緩沖單元122的電容性負載處理后得到第一邏輯信號Sp和第二邏輯信號Sn，其中，第一邏輯信號Sp與第一偏移信號Ssfp相似，其在第一參考電壓Vbp (0.4V)和DDR3的操作電壓Vdd1(l.5V)之間切換；而第二邏輯信號Sn與第二偏移信號Ssfn相似，其在地電壓Vss1 (OV)和第二參考電壓Vbn (1.1V)之間切換。圖6繪示為第一邏輯信號Sp和第二邏輯信號Sn的時序圖。如圖6所示，第一邏輯信號Sp和第二邏輯信號Sn與上述的第一偏移信號Ssfp和第二偏移信號Ssfn相似，其也具有非重疊區(qū)域，如區(qū)域tl和t3。
[0081 ] 請一并參閱圖3和圖6，在時間段tl之前，第一邏輯信號Sp和第二邏輯信號Sn均位于低邏輯“O” (如第一偏移信號Ssfp和第二偏移信號Ssfn所示)，則上拉電路131中的各個開關(guān)元件T1-T3導(dǎo)通，上拉電路131工作，DDR3的操作電壓Vdd1對連接墊101進行充電，而下拉電路132不進行工作。此外，在充電過程中，開關(guān)元件Tl和T2組成了一個充電路徑，而開關(guān)元件Tl和T3組成了另一個充電路徑，因此其驅(qū)動能力較強。
[0082]在時間段tl和t3內(nèi)，即第一邏輯信號Sp和第二邏輯信號Sn的非重疊區(qū)域內(nèi)(如第一偏移信號Ssfp和第二偏移信號Ssfn所不),上拉電路131和下拉電路132均不工作。
[0083]而在時間段t2內(nèi)，第一邏輯信號Sp和第二邏輯信號Sn均位于高邏輯“I”(如第一偏移信號Ssfp和第二偏移信號Ssfn所不),則下拉電路132中的各個開關(guān)兀件T4-T6導(dǎo)通，下拉電路132工作，地電壓Vss1對連接墊101進行放電，而上拉電路131不進行工作。同樣地，在放電過程中，開關(guān)元件T4和T5組成了一個充電路徑，而開關(guān)元件T4和T6組成了另一個充電路徑，因此其驅(qū)動能力較強。
[0084]在此需要指出的是，由于第一邏輯信號Sp是由第一參考電壓Vbp (0.4V)和DDR3的操作電壓Vdd1(l.5V)所組成的方波信號，因此上拉電路131中的各個器件的各個導(dǎo)電端之間的電壓差不超過1.1V，則其中的各個器件可以采用核心器件(core device) 0同樣地，由于第二邏輯信號Sn是由地電壓Vss1 (OV)和第二參考電壓Vbn(l.1V)所組成的方波信號，因此，下拉電路132中的各個器件也是可以采用核心器件。
[0085]綜上所述，本發(fā)明的DDR信號傳輸電路100中，只有上電平移位器111和下電平移位器112是米用輸入輸出器件來輸出對應(yīng)的第一偏移信號Ssfp和第二偏移信號Ssfn,而其他的器件都可以采用核心器件，因此其驅(qū)動能力較強，而占用的半導(dǎo)體面積較少。而上電平移位器111和下電平移位器112利用第一參考電壓Vbn和第二參考電壓Vbp可以穩(wěn)定地輸出第一偏移信號Ssfp和第二偏移信號Ssfn,其穩(wěn)定性較高。
[0086]以上所述僅為本發(fā)明的實施方式，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運用在其他相關(guān)的【技術(shù)領(lǐng)域】，均同理包括在本發(fā)明的專利保護范圍內(nèi)。
【權(quán)利要求】
1.一種適用于DDR的信號傳輸電路，以驅(qū)動連接墊，其特征在于，所述信號傳輸電路包括: 電平移位電路，其包括: 上電平移位器； 下電平移位器，其中，所述上電平移位器和所述下電平移位器分別設(shè)置在所述DDR的操作電壓和地電壓之間，且所述上電平移位器和所述下電平移位器分別接收輸入信號并輸出對應(yīng)的第一偏移信號和第二偏移信號，所述輸入信號包括第一工作電壓和第二工作電壓，其中，所述第一工作電壓等于所述地電壓，所述第二工作電壓小于所述DDR的所述操作電壓； 緩沖電路，其包括: 上緩沖單元，設(shè)置在所述DDR的所述操作電壓與第一參考電壓之間，且所述上緩沖單元連接所述上電平移位器的輸出以接收所述第一偏移信號并根據(jù)所述第一偏移信號而輸出第一邏輯信號； 下緩沖單元，設(shè)置在所述地電壓與第二參考電壓之間，且所述下緩沖單元連接所述下電平移位器的輸出以接收所述第二偏移信號并根據(jù)所述第二偏移信號而輸出第二邏輯信號; 輸出電路，其包括: 上拉電路，連接在所述DDR的所述操作電壓和所述連接墊之間，且所述上拉電路連接所述上緩沖單元以根據(jù)所述第一邏輯信號而確定是否將所述DDR的所述操作電壓輸出至所述連接墊； 下拉電路，連接在所述地電壓和所述連接墊之間，且所述下拉電路連接所述下緩沖單元以根據(jù)所述第二邏輯信號而確定是否將所述地電壓輸出至所述連接墊； 其中，所述上電平移位器和所述下電平移位器采用輸入輸出器件以分別輸出對應(yīng)的所述第一偏移信號和所述第二偏移信號，而所述上緩沖單元、所述下緩沖單元、所述上拉電路和所述下拉電路采用核心器件；所述第二參考電壓等于所述第二工作電壓，所述第一參考電壓等于所述DDR的所述操作電壓減去所述第二參考電壓的差值。
2.根據(jù)權(quán)利要求1所述的信號傳輸電路，其特征在于， 所述上拉電路包括: 第一開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第一開關(guān)元件的控制端通過第一電阻連接至所述上緩沖單元的輸出端以接收所述第一邏輯信號，所述第一開關(guān)元件的第一通路端連接至所述DDR的所述操作電壓； 第二開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第二開關(guān)元件的控制端連接至所述上緩沖單元的輸出端以接收所述第一邏輯信號，所述第二開關(guān)元件的第一通路端連接至所述第一開關(guān)元件的第二通路端，所述第二開關(guān)元件的第二通路端通過第二電阻連接至所述連接墊； 第三開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第三開關(guān)元件的控制端連接至所述第一參考電壓，所述第三開關(guān)元件的第一通路端連接至所述第一開關(guān)元件的第二通路端與所述第二開關(guān)元件的第一通路端之間的連接處，所述第三開關(guān)元件的第二通路端連接至所述第二開關(guān)元件的第二通路端與所述第二電阻之間的連接處； 所述下拉電路包括: 第四開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第四開關(guān)元件的控制端通過第三電阻連接至所述下緩沖單元的輸出端以接收所述第二邏輯信號，所述第四開關(guān)元件的第一通路端連接至所述地電壓； 第五開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第五開關(guān)元件的控制端連接至所述下緩沖單元的輸出端以接收所述第二邏輯信號，所述第五開關(guān)元件的第一通路端連接至所述第四開關(guān)元件的第二通路端，所述第五開關(guān)元件的第二通路端通過第四電阻連接至所述連接墊； 第六開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第六開關(guān)元件的控制端連接至所述第二參考電壓，所述第六開關(guān)元件的第一通路端連接至所述第四開關(guān)元件的第二通路端與所述第五開關(guān)元件的第一通路端之間的連接處，所述第六開關(guān)元件的第二通路端連接至所述第五開關(guān)元件的第二通路端與所述第四電阻之間的連接處； 其中，所述第一、第二和第三開關(guān)元件為第一類型的開關(guān)元件，而所述第四、第五和第六開關(guān)元件為第二類型的開關(guān)元件，所述第一類型的開關(guān)元件的類型與所述第二類型的開關(guān)元件相反。
3.根據(jù)權(quán)利要求2所述的信號傳輸電路，其特征在于， 所述上拉電路進一步包括: 第七開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第七開關(guān)元件的控制端連接所述第三開關(guān)元件的控制端和所述第一參考電壓，所述第七開關(guān)元件的第一通路端和第二通路端分別連接至所述DDR的所述操作電壓； 第一二極管，其中，所述第一二極管的陽極連接所述第二電阻和所述第四電阻之間的連接處和所述連接墊，而所述第一二極管的陰極連接至所述DDR的所述操作電壓； 所述下拉電路進一步包括: 第八開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第八開關(guān)元件的控制端連接所述第六開關(guān)元件的控制端和所述第二參考電壓，所述第八開關(guān)元件的第一通路端和第二通路端分別連接至所述地電壓； 第二二極管，其中，所述第二二極管的陽極連接至所述地電壓，所述第二二極管的陰極連接至所述第二電阻和所述第四電阻之間的連接處和所述連接墊； 其中，所述第七開關(guān)元件為所述第一類型的開關(guān)元件，而所述第八開關(guān)元件為所述第二類型的開關(guān)元件。
4.根據(jù)權(quán)利要求3所述的信號傳輸電路，其特征在于，所述第一、第二、第三和第七開關(guān)元件為PMOS晶體管，而所述第四、第五、第六和第八開關(guān)元件為NMOS晶體管。
5.根據(jù)權(quán)利要求1所述的信號傳輸電路，其特征在于，所述上電平移位器包括: 第一至第五反向器，其中，所述第一至第五反向器分別設(shè)置在所述輸入信號中的所述第一工作電壓和所述第二工作電壓之間，所述第一反向器的輸入端連接所述輸入信號，所述第一、第二和第三反向器串聯(lián)在一起以輸出所述輸入信號的反向信號,所述第四反向器的輸入端連接所述第二反向器的輸出端以使所述第一、第二、第四和第五反向器串聯(lián)在一起以輸出所述輸入信號的非反向信號； 第i^一開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第i^一開關(guān)元件的控制端連接至所述第三反向器的輸出端以接收所述輸入信號的反向信號，所述第十一開關(guān)元件的第一通路端連接至所述地電壓； 第十二開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第十二開關(guān)元件的控制端連接至所述第五反向器的輸出端以接收所述輸入信號的非反向信號，所述第十二開關(guān)元件的第一通路端連接所述地電壓； 第十三開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第十三開關(guān)元件的控制端連接所述第十二開關(guān)元件的控制端和所述第五反向器的輸出端以接收所述輸入信號的非反向信號，所述第十三開關(guān)元件的第一通路端連接所述第十二開關(guān)元件的第二通路端； 第十四開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第十四開關(guān)元件的控制端連接至所述第二參考電壓，所述第十四開關(guān)元件的第一通路端連接至所述第十二開關(guān)元件的第二通路端與所述第十三開關(guān)元件的第一通路端之間的連接處，所述第十四開關(guān)元件的第二通路端與所述第十三開關(guān)元件的第二通路端連接在一起； 第十五開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第十五開關(guān)元件的第一通路端連接至所述DDR的所述操作電壓，所述第十五開關(guān)元件的第二通路端與控制端連接在一起并連接至所述第十一開關(guān)元件的第二通路端，且所述第十五開關(guān)元件的第二通路端和控制端與所述第十一開關(guān)元件的第二通路端之間的連接處定義為第一節(jié)點；第十六開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第十六開關(guān)元件的控制端連接至所述第一節(jié)點，所述第十六開關(guān)元件的第一通路端連接至所述DDR的所述操作電壓； 第十七開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第十七開關(guān)元件的控制端連接至所述第一節(jié)點，所述第十七開關(guān)元件的第一通路端連接所述第十六開關(guān)元件的第二通路端； 第十八開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第十八開關(guān)元件的控制端連接所述第一參考電壓，所述第十八開關(guān)元件的第一通路端連接所述第十七開關(guān)元件的第一通路端和所述第十六開關(guān)元件的第二通路端之間的連接處，所述第十八開關(guān)元件的第二通路端與所述第十七開關(guān)元件的第二通路端連接在一起并連接至所述第第十三開關(guān)元件的第二通路端和所述第十四開關(guān)元件的第二通路端，且所述第十八開關(guān)元件的第二通路端和所述第十七開關(guān)元件的第二通路端與所述第十三開關(guān)元件的第二通路端和所述第十四開關(guān)元件的第二通路端之間的連接處定義為第二節(jié)點； 第十九開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第十九開關(guān)元件的控制端連接至所述第二節(jié)點，所述第十九開關(guān)元件的第一通路端連接至所述DDR的所述操作電壓； 第二十開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十開關(guān)元件的控制端連接至所述第二節(jié)點，所述第二十開關(guān)元件的第一通路端連接至所述第一參考電壓，所述第二十開關(guān)元件的第二通路端連接所述第十九開關(guān)元件的第二通路端，且所述第二十開關(guān)元件的第二通路端與所述第十九開關(guān)元件的第二通路端之間的連接處作為為所述上電平移位器的輸出端以輸出所述第一偏移信號； 其中，所述第i^一、第十二、第十三、第十四和第二十開關(guān)元件為第二類型開關(guān)元件，而所述第十五、第十六、第十七、第十八和第十九開關(guān)元件為第一類型開關(guān)元件，所述第一類型開關(guān)元件的類型與所述第二類型開關(guān)元件相反。
6.根據(jù)權(quán)利要求5所述的信號傳輸電路，其特征在于，所述第十一、第十二、第十三、第十四和第二十開關(guān)元件為NMOS晶體管，而所述第十五、第十六、第十七、第十八和第十九開關(guān)兀件為PMOS晶體管。
7.根據(jù)權(quán)利要求6所述的信號傳輸電路,其特征在于,所述第十九開關(guān)兀件為輸入輸出器件，而所述第二十開關(guān)元件為核心器件。
8.根據(jù)權(quán)利要求1所述的信號傳輸電路，其特征在于，所述下電平移位器包括: 第六至第十反向器，其中，所述第六至第十反向器分別設(shè)置在所述輸入信號中的所述第一工作電壓和所述第二工作電壓之間，所述第六反向器的輸入端連接所述輸入信號，所述第六、第七和第八反向器串聯(lián)在一起以輸出所述輸入信號的反向信號，所述第九反向器的輸入端連接所述第七反向器的輸出端以使所述第六、第七、第九和第十反向器串聯(lián)在一起以輸出所述輸入信號的非反向信號； 第二 i^一開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第二 i^一開關(guān)元件的控制端連接至所述第八反向器的輸出端以接收所述輸入信號的反向信號，所述第二十一開關(guān)元件的第一通路端連接至所述地電壓； 第二十二開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十二開關(guān)元件的控制端連接至所述第十反向器的輸出端以接收所述輸入信號的非反向信號，所述第二十二開關(guān)元件的第一通路端連接所述地電壓； 第二十三開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十三開關(guān)元件的控制端連接所述第二十二開關(guān)元件的控制端和所述第十反向器的輸出端以接收所述輸入信號的非反向信號，所述第二十三開關(guān)元件的第一通路端連接至所述第二十二開關(guān)元件的第二通路端； 第二十四開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十四開關(guān)元件的控制端連接至所述第二參考電壓，所述第二十四開關(guān)元件的第一通路端連接至所述第二十二開關(guān)元件的第二通路端與所述第二十三開關(guān)元件的第一通路端之間的連接處，所述第二十四開關(guān)元件的第二通路端與所述第二十三開關(guān)元件的第二通路端連接在一起； 第二十五開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十五開關(guān)元件的第一通路端連接至所述DDR的所述操作電壓，所述第二十五開關(guān)元件的第二通路端和控制端連接在一起并連接至所述第二十一開關(guān)元件的第二通路端，所述第二十五開關(guān)元件的第二通路端和控制端與所述第二十一開關(guān)元件的第二通路端之間的連接處定義為第三節(jié)點； 第二十六開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十六開關(guān)元件的控制端連接至所述第三節(jié)點，其第一通路端連接至所述DDR的所述操作電壓； 第二十七開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述二十七開關(guān)元件的控制端連接至所述第三節(jié)點，其第一通路端連接所述第二十六開關(guān)元件的第二通路端; 第二十八開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十八開關(guān)元件的控制端連接所述第一參考電壓，其第一通路端連接所述第二十七開關(guān)元件的第一通路端和第二十六開關(guān)元件的第二通路端之間的連接處，所述第二十八開關(guān)元件的第二通路端與所述第二十七開關(guān)元件的第二通路端連接在一起并連接至所述第二十三開關(guān)元件的第二通路端和所述第二十四開關(guān)元件的第二通路端，且所述二十八開關(guān)元件的第二通路端和所述第二十七開關(guān)元件的第二通路端與所述第二十三開關(guān)元件的第二通路端和所述第二十四開關(guān)元件的第二通路端之間的連接處定義為第四節(jié)點； 第二十九開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十九開關(guān)元件的控制端連接至所述第四節(jié)點，所述第二十九開關(guān)元件的第一通路端連接至所述第二參考電壓； 第三十開關(guān)元件，其包括控制端、第一通路端和第二通路端，其中，所述第三十開關(guān)元件的控制端連接至所述第四節(jié)點，所述第三十開關(guān)元件的第一通路端連接至所述地電壓，所述第三十開關(guān)元件的第二通路端連接所述第二十九開關(guān)元件的第二通路端，且所述第三十開關(guān)元件的第二通路端與所述第二十九開關(guān)元件的第二通路端之間的連接處作為所述下電平移位器的輸出端以輸出所述第二偏移信號； 其中，所述第二十一、第二十二、第二十三、第二十四和第三十開關(guān)元件為第二類型開關(guān)元件，而所述第二十五、第二十六、第二十七、第二十八和第二十九開關(guān)元件為第一類型開關(guān)元件，所述第一類型開關(guān)元件的類型與所述第二類型開關(guān)元件相反。
9.根據(jù)權(quán)利要求8所述的信號傳輸電路，其特征在于，所述第二十一、第二十二、第二十三、第二十四和第三十開關(guān)元件為NMOS晶體管，而所述第二十五、第二十六、第二十七、第二十八和第二十九開關(guān)元件為PMOS晶體管。
10.根據(jù)權(quán)利要求9所述的信號傳輸電路,其特征在于,所述三十開關(guān)兀件為輸入輸出器件，而所述第二十九開關(guān)元件為核心器件。
【文檔編號】H03K19/0185GK104135268SQ201410299368
【公開日】2014年11月5日 申請日期:2014年6月27日 優(yōu)先權(quán)日:2014年6月27日
【發(fā)明者】張耀忠, 許健豐 申請人:晨星半導(dǎo)體股份有限公司