一種四通道動態(tài)調(diào)幅信號發(fā)生器的制造方法
【專利摘要】本發(fā)明提供一種四通道動態(tài)調(diào)幅信號發(fā)生器，將傳統(tǒng)的32位MCU和FPGA結(jié)合，采用傳統(tǒng)的32位MCU模擬成雙通道DAC，將MCU作為FPGA的外設(shè)，而不是通常的主設(shè)備，實現(xiàn)四通道動態(tài)調(diào)幅信號發(fā)生器。將FPGA與DAC模塊（實際是MCU模擬）之間的數(shù)據(jù)接口與信號時序配置以后，F(xiàn)PGA只要將DDS數(shù)據(jù)按照時序要求，送入“DAC”模塊即可實現(xiàn)。本發(fā)明提出的四通道動態(tài)調(diào)幅信號發(fā)生器，突破傳統(tǒng)信號發(fā)生器自上而下的設(shè)計方法，獨創(chuàng)性的將傳統(tǒng)32位MCU模擬成DAC外設(shè)；另一方面，充分利用硬件特性，最大限度的減少軟件干預，運行效率極佳。
【專利說明】一種四通道動態(tài)調(diào)幅信號發(fā)生器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及信號源激素領(lǐng)域，具體而言涉及一種四通道動態(tài)調(diào)幅信號發(fā)生器。

【背景技術(shù)】
[0002] 中頻電流被低頻電流調(diào)制后，其幅度和頻率隨著低頻電流的幅度和頻率的變化而 變化的電流稱為調(diào)制中頻電流。應用這種電流治療疾病的方法稱為調(diào)制中頻電療法。該療 法具有收效快、無痛苦、副作用小、療效持久等特點，被臨床上廣泛采用。
[0003] 在醫(yī)用中頻電療設(shè)備中，最核心的部分是幅度調(diào)制波形（AM)的發(fā)生，通過不同的 調(diào)制波形、載波的變化，將信號放大后，并輸出到人體。
[0004] 從信號發(fā)生的角度出發(fā)，在醫(yī)用電流的定義中，中頻醫(yī)用電流的頻率范圍為 ΙΚΗζ?5KHz，并不算高。但是結(jié)合醫(yī)療器械本身的特點和設(shè)備成本的考慮，鮮有能夠做到 統(tǒng)一的、低成本醫(yī)用中頻信號發(fā)生器，特別是針對某些特殊應用，如三維中頻干擾電治療 儀，還需要做到信號的相位同步，調(diào)制深度調(diào)節(jié)等。這種復雜的應用，在傳統(tǒng)的使用32位甚 至8位單片機芯片的系統(tǒng)中是幾乎無法實現(xiàn)的。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明的第一方面公開一種四通道動態(tài)調(diào)幅信號發(fā)生器，將傳統(tǒng)的32位MCU和 FPGA結(jié)合，采用傳統(tǒng)的32位MCU模擬成雙通道DAC，將MCU作為FPGA的外設(shè)，而不是通常 的主設(shè)備，實現(xiàn)四通道動態(tài)調(diào)幅信號發(fā)生器。
[0006] 本公開中，所述四通道動態(tài)調(diào)幅信號發(fā)生器，包括第一 MCU、第二MCU以及一 FPGA 芯片，在第一 MCU與FPGA芯片之間以及第二MCU與FPGA芯片之間分別配置有數(shù)據(jù)總線、公 共時鐘總線以及低速通訊總線；
[0007] 所述FPGA芯片內(nèi)配置指令，用于根據(jù)外部提供的振蕩信號產(chǎn)生統(tǒng)一的參考時鐘 信號并通過所述公共時鐘總線同步至第一 MCU、第二MCU，以及用于分時計算4個DAC通道 的數(shù)據(jù)轉(zhuǎn)換，該數(shù)據(jù)轉(zhuǎn)換基于DDS (直接數(shù)字頻率合成）算法而產(chǎn)生AM合成波形，并在時序 的分配下通過所述數(shù)據(jù)總線分時傳輸至第一 MCU和第二MCU ;
[0008] 所述第一 MCU、第二MCU用于作為所述FPGA芯片的外設(shè)，用于：
[0009] 通過所述公共時鐘總線使得第一 MCU、第二MCU與所述FPGA芯片保持處于同一個 參考時鐘信號下；
[0010] 通過數(shù)據(jù)總線與所述FPGA芯片連接以接收所述AM合成波形；以及
[0011] 根據(jù)所述FPGA芯片傳輸?shù)腁M合成波形分別提供兩個輸出調(diào)幅信號輸出。
[0012] 進一步的實施中，所述第一 MCU、第二MCU均采用STM32F10x/STM32F20x/ STM32F40x系列芯片中的一種，且第一 MCU與第二MCU相同。
[0013] 進一步的實施中，所述第一MCU配置為主邏輯控制芯片，與所述FPGA芯片通過SPI 總線通訊。
[0014] 進一步的實施中，所述FPGA芯片產(chǎn)生的固定頻率的參考時鐘信號，應用于公共時 鐘總線；
[0015] 所述第一 MCU、第二MCU的定時器均工作于外部時鐘信號模式，第一 MCU、第二MCU 分別對該信號采集并計數(shù)；
[0016] 所述第一 MCU、第二MCU對于信號計數(shù)結(jié)果，在一個時序周期內(nèi)，根據(jù)不同的時隙 完成各自的任務；
[0017] 在第二MCU的處理時隙內(nèi)，分別計算4個DAC通道的波形采用數(shù)據(jù)，并傳輸至所述 數(shù)據(jù)總線；
[0018] 在第一MCU的處理時隙內(nèi)，分別采集所述數(shù)據(jù)總線上的數(shù)據(jù)并完成一次DAC轉(zhuǎn)換。
[0019] 由以上本發(fā)明的技術(shù)方案可知，本發(fā)明的有益效果在于提出一種簡化的四通道動 態(tài)調(diào)幅信號發(fā)生器，四通道信號可同步、異步兩種方式輸出，而且在允許的頻率范圍內(nèi)可輸 出AM任意波形；一方面，突破傳統(tǒng)信號發(fā)生器自上而下的設(shè)計方法，獨創(chuàng)性的將傳統(tǒng)32位 MCU模擬成DAC外設(shè)；另一方面，充分利用硬件特性，最大限度的減少軟件干預，運行效率極 佳。

【專利附圖】

【附圖說明】
[0020] 圖1為本發(fā)明一實施方式的四通道動態(tài)調(diào)幅信號發(fā)生器的原理框圖。

【具體實施方式】
[0021] 為了更了解本發(fā)明的技術(shù)內(nèi)容，特舉具體實施例并配合所附圖式說明如下。
[0022] 如圖1所示，根據(jù)本發(fā)明的較優(yōu)實施例，一種四通道動態(tài)調(diào)幅信號發(fā)生器，將傳統(tǒng) 的32位MCU和FPGA結(jié)合，采用傳統(tǒng)的32位MCU模擬成雙通道DAC，將MCU作為FPGA的外 設(shè)，而不是通常的主設(shè)備，實現(xiàn)四通道動態(tài)調(diào)幅信號發(fā)生器。
[0023] 本實施例中，如圖1所示，四通道動態(tài)調(diào)幅信號發(fā)生器，包括第一 MCUla、第二 MCUlb以及一 FPGA芯片2,在第一 MCU與FPGA芯片之間以及第二MCU與FPGA芯片之間分 別配置有數(shù)據(jù)總線3、公共時鐘總線4以及低速通訊總線5。
[0024] 其中，低速通訊總線5為MCU〈_>FPGA之間的低速通訊端口，用于配制數(shù)據(jù)的傳輸。
[0025] 本實施例中，時鐘信號由FPGA芯片2產(chǎn)生，并通過公共時鐘總線4同步到MCU (la 和lb)，用于協(xié)調(diào)MCU (la與lb)與FPGA芯片的控制時序。
[0026] 前述FPGA芯片2,還用于分時計算各DAC通道的轉(zhuǎn)換數(shù)據(jù)，在時序的分配下分時送 往MCU〈->FPGA的數(shù)據(jù)總線，從而傳輸至的兩個MCU(la和lb)。
[0027] 該FPGA芯片2內(nèi)配置指令，用于根據(jù)外部提供的振蕩信號產(chǎn)生統(tǒng)一的參考時鐘信 號并通過所述公共時鐘總線同步至第一 MCU、第二MCU，以及用于分時計算4個DAC通道的 數(shù)據(jù)轉(zhuǎn)換，該數(shù)據(jù)轉(zhuǎn)換基于DDS (直接數(shù)字頻率合成）算法而產(chǎn)生AM合成波形，并在時序的 分配下通過所述數(shù)據(jù)總線分時傳輸至第一 MCU和第二MCU ;
[0028] 所述第一 MCU、第二MCU用于作為所述FPGA芯片的外設(shè)，用于：
[0029] 通過所述公共時鐘總線使得第一 MCU、第二MCU與所述FPGA芯片保持處于同一個 參考時鐘信號下；
[0030] 通過數(shù)據(jù)總線與所述FPGA芯片連接以接收所述AM合成波形；以及
[0031] 根據(jù)所述FPGA芯片傳輸?shù)腁M合成波形分別提供兩個輸出調(diào)幅信號輸出。
[0032] 作為優(yōu)選地，所述第一 MCUla可被配置為主邏輯控制芯片，與所述FPGA芯片2通 過SPI總線通訊。例如在本實施例中，第一 MCU采用STM32F1031RC芯片，而第二MCU也采 用 STM32F103RC。
[0033] 在另選的實施中，前述第一 MCUla、第二MCUlb均采用STM32F10x/STM32F20x/ STM32F40x系列芯片中的一種，且第一 MCU與第二MCU相同。
[0034] 如前所述，本實施例中，由FPGA芯片2完成AM波形的合成，借助于DDS (直接數(shù)字 頻率合成）算法，可產(chǎn)生極高頻率合成波形，由于采用高速FPGA芯片實現(xiàn)的AM合成器，可 滿足任意AM波形的合成。
[0035] 參考圖1所示，所述FPGA芯片2產(chǎn)生的固定頻率的參考時鐘信號，應用于公共時 鐘總線4 ;
[0036] 所述第一 MCUla、第二MCUlb的定時器（圖中HM5CH1)均工作于外部時鐘信號模 式，第一 MCU、第二MCU分別對該信號采集并計數(shù)；
[0037] 所述第一 MCU、第二MCU對于信號計數(shù)結(jié)果，在一個時序周期內(nèi)，根據(jù)不同的時隙 完成各自的任務；
[0038] 在第二MCU的處理時隙內(nèi)，分別計算4個DAC通道的波形采用數(shù)據(jù)，并傳輸至所述 數(shù)據(jù)總線；
[0039] 在第一MCU的處理時隙內(nèi)，分別采集所述數(shù)據(jù)總線上的數(shù)據(jù)并完成一次DAC轉(zhuǎn)換。
[0040] 本實施例中，第一 MCU的處理邏輯順序是〈定時器采集參考時鐘〉、〈時隙判斷〉、 〈采集數(shù)據(jù)〉、〈DAC轉(zhuǎn)換〉，這個過程完全是有硬件完成的，不需要任何軟件的干預，因此而 體現(xiàn)整個四通道動態(tài)調(diào)幅信號發(fā)生器的高效性和唯一性（即MCU型號的特定性）。
[0041] 雙MCU (la, lb)與FPGA芯片2在相同的時鐘總線下（4. 19430MHz)，同時對驅(qū)動時 鐘計數(shù)，（4. 19430MHz)，以保障DAC同步輸出。
[0042] 本實施例中，所述外部振蕩信號為一 HS-A370-67. 108864MHz有源晶振，提供給 FPGA芯片2,由其分配相應時鐘：
[0043] 1) 8分頻后得到8. 388608MHz提供給各片MCU。
[0044] 2) 16分頻后得到4. 194304MHz作為CPLD/FPGA輸出給各片MCU的計數(shù)器的時鐘信 號。
[0045] 該信號再16分頻即得到262. 144KHz的DDS時鐘。本信號也可以由1)再二分頻 即可。
[0046] 3)而CPLD/FPGA的內(nèi)存操作等工作，完全工作于67. 108864MHz速度之下。
[0047] 雙MCU(la，lb)與FPGA芯片2根據(jù)計數(shù)值決定當前各自的行為，如下表所示：
[0048]

【權(quán)利要求】
1. 一種四通道動態(tài)調(diào)幅信號發(fā)生器，其特征在于，包括：第一 MCU、第二MCU以及一 FPGA芯片，在第一 MCU與FPGA芯片之間以及第二MCU與FPGA芯片之間分別配置有數(shù)據(jù)總 線、公共時鐘總線以及低速通訊總線； 所述FPGA芯片內(nèi)配置指令，用于根據(jù)外部提供的振蕩信號產(chǎn)生統(tǒng)一的參考時鐘信號 并通過所述公共時鐘總線同步至第一 MCU、第二MCU，以及用于分時計算4個DAC通道的數(shù) 據(jù)轉(zhuǎn)換，該數(shù)據(jù)轉(zhuǎn)換基于DDS (直接數(shù)字頻率合成）算法而產(chǎn)生AM合成波形，并在時序的分 配下通過所述數(shù)據(jù)總線分時傳輸至第一 MCU和第二MCU ; 所述第一 MCU、第二MCU用于作為所述FPGA芯片的外設(shè)，用于： 通過所述公共時鐘總線使得第一 MCU、第二MCU與所述FPGA芯片保持處于同一個參考 時鐘信號下； 通過數(shù)據(jù)總線與所述FPGA芯片連接以接收所述AM合成波形；以及 根據(jù)所述FPGA芯片傳輸?shù)腁M合成波形分別提供兩個輸出調(diào)幅信號輸出。
2. 根據(jù)權(quán)利要求1所述的四通道動態(tài)調(diào)幅信號發(fā)生器，其特征在于，所述第一 MCU、第 二 MCU 均采用 STM32F10x/STM32F20x/STM32F40x 系列芯片中的一種，且第一 MCU 與第二 MCU 相同。
3. 根據(jù)權(quán)利要求1所述的四通道動態(tài)調(diào)幅信號發(fā)生器，其特征在于，所述第一MCU配置 為主邏輯控制芯片，與所述FPGA芯片通過SPI總線通訊。
4. 根據(jù)權(quán)利要求1所述的四通道動態(tài)調(diào)幅信號發(fā)生器，其特征在于，所述FPGA芯片產(chǎn) 生的固定頻率的參考時鐘信號，應用于公共時鐘總線； 所述第一 MCU、第二MCU的定時器均工作于外部時鐘信號模式，第一 MCU、第二MCU分別 對該信號采集并計數(shù)； 所述第一 MCU、第二MCU對于信號計數(shù)結(jié)果，在一個時序周期內(nèi)，根據(jù)不同的時隙完成 各自的任務； 在第二MCU的處理時隙內(nèi)，分別計算4個DAC通道的波形采用數(shù)據(jù)，并傳輸至所述數(shù)據(jù) 總線； 在第一 MCU的處理時隙內(nèi)，分別采集所述數(shù)據(jù)總線上的數(shù)據(jù)并完成一次DAC轉(zhuǎn)換。
【文檔編號】H03K5/135GK104104368SQ201410368206
【公開日】2014年10月15日 申請日期:2014年7月29日 優(yōu)先權(quán)日:2014年7月29日
【發(fā)明者】劉寧, 陳剛, 鄧飛 申請人:南京鼎世醫(yī)療器械有限公司