斬波放大器的裝置和方法
【專(zhuān)利摘要】在此提供斬波放大器的裝置和方法。在某些配置中，斬波放大器包括具有選擇電路和多個(gè)晶體管的至少一個(gè)差分晶體管池。選擇電路可以選擇在第一晶體管組中操作的晶體管的第一部分，和在第二晶體管組中操作的晶體管的第二部分。在校準(zhǔn)期間，對(duì)差分晶體管池的不同晶體管配置，可以觀察斬波器放大器的輸入偏置。雖然特定池的晶體管可以被設(shè)計(jì)為具有大約相同的驅(qū)動(dòng)強(qiáng)度和/或幾何形狀，由于晶體管之間的制造不匹配(例如工藝偏差)，斬波放大器可以在不同的晶體管配置中具有不同的輸入。斬波器放大器可以被編程以使用差分晶體管池的所選晶體管配置操作以提供具有低輸入偏置的放大器。
【專(zhuān)利說(shuō)明】斬波放大器的裝置和方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明的實(shí)施例涉及電子設(shè)備，并且更具體地，涉及斬波放大器。

【背景技術(shù)】
[0002] 放大器（諸如，運(yùn)算放大器或儀表放大器）可以包括斬波電路，用于降低放大器的 輸入偏置電壓。例如，在常規(guī)的斬波放大器中，輸入斬波開(kāi)關(guān)可用來(lái)在斬波操作期間斬剁或 調(diào)節(jié)放大器的輸入信號(hào)，從而上變頻放大器的輸入信號(hào)的頻率。此外，放大器可包括過(guò)濾 器，用于過(guò)濾所述放大器的輸入偏差，其可以在頻率上獨(dú)立于斬波輸入信號(hào)。放大器還可以 包括輸出斬波開(kāi)關(guān)，用于在輸出斬波操作期間解調(diào)或者下變頻斬波輸入信號(hào)的頻率。
[0003] 雖然在放大器中包括斬波電路可以減少放大器的輸入偏置電壓，斬波也可以在斬 波頻率和其諧波在該放大器的輸出信號(hào)中生成漣波（ripple)。
[0004] 存在對(duì)于具有改進(jìn)性能的放大器的需要。此外，還需要對(duì)具有降低輸入偏置電壓 和降低的輸出電壓紋波的斬波放大器。


【發(fā)明內(nèi)容】

[0005] 在一個(gè)實(shí)施例中，一種裝置包括：可編程存儲(chǔ)器，被配置為產(chǎn)生第一控制信號(hào)，和 一個(gè)斬波放大器，經(jīng)配置以放大差分輸入電壓信號(hào)以產(chǎn)生輸出信號(hào)。斬波放大器包括：包括 選擇電路和多個(gè)晶體管的第一差分晶體管池。選擇電路被配置為基于第一控制信號(hào)選擇第 一部分的多個(gè)晶體管，用于在第一晶體管組中的操作，并基于第一控制信號(hào)選擇第二部分 的多個(gè)晶體管，用于在第二晶體管組中的操作。斬波放大器的輸入偏置電壓根據(jù)第一和第 二晶體管組中的晶體管選擇而有所不同。
[0006] 在另一個(gè)實(shí)施方案中，提供了一種校準(zhǔn)斬波放大器的方法。該方法包括：觀察斬波 放大器對(duì)于斬波器放大器的第一差分晶體管池的多個(gè)所選晶體管配置的每一個(gè)的輸入偏 置電壓。第一差分晶體管池包括多個(gè)晶體管，并且所選晶體管配置包括：第一晶體管組和第 二組晶體管組中多個(gè)晶體管的不同組合。該方法進(jìn)一步包括：基于所述輸入偏置電壓的觀 察而選擇晶體管配置，并在可編程存儲(chǔ)器中存儲(chǔ)對(duì)應(yīng)于所選晶體管配置的數(shù)據(jù)。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0007] 圖IA是示出集成電路（IC)的一個(gè)實(shí)施例的示意性框圖。
[0008] 圖IB和IC是根據(jù)一個(gè)實(shí)施例的差分晶體管池的示意性框圖。
[0009] 圖2-7是根據(jù)各種實(shí)施例的斬波放大器的電路圖。
[0010] 圖8A-8D是根據(jù)各種實(shí)施例的差分晶體管池的電路圖。
[0011] 圖9是斬波電路的一個(gè)實(shí)施方式的電路圖。
[0012] 圖10是根據(jù)另一實(shí)施例的斬波放大器的電路圖。
[0013] 圖11是根據(jù)另一實(shí)施例的斬波放大器的電路圖。
[0014] 圖12A是根據(jù)一個(gè)實(shí)施例的斬波差分晶體管池的電路圖。
[0015] 圖12B是根據(jù)另一實(shí)施例的斬波差分晶體管池的電路圖。
[0016] 圖13是根據(jù)一個(gè)實(shí)施例校準(zhǔn)斬波放大器的方法的流程圖。
[0017] 圖14是根據(jù)另一實(shí)施例校準(zhǔn)斬波放大器的方法的流程圖。

【具體實(shí)施方式】
[0018] 某些實(shí)施例的以下詳細(xì)描述中提出了本發(fā)明的特定實(shí)施例的各種描述。然而，本 發(fā)明可以體現(xiàn)在多種不同的方式中，如權(quán)利要求所定義和涵蓋。在本說(shuō)明書(shū)中，參考了附 圖，其中類(lèi)似的附圖標(biāo)記可以指示相同或功能類(lèi)似的元件。
[0019] 對(duì)于諸如高精度放大的某些應(yīng)用，希望具有低輸入偏置的放大器。為了幫助實(shí)現(xiàn) 低輸入偏置，某些放大器可以使用自動(dòng)歸零和/或斬波計(jì)劃。
[0020] 雖然在放大器中使用自動(dòng)歸零和/或斬波可以減少輸入偏置，這種技術(shù)可以有缺 點(diǎn)。例如，由于寬帶噪聲混疊進(jìn)入自動(dòng)歸零頻段，自動(dòng)歸零可以產(chǎn)生相對(duì)較高的低頻噪聲功 率譜密度（PSD)。
[0021] 此外，斬波可以減少放大器的輸入偏置，但由于輸入偏置的調(diào)制，也可以在放大器 的輸出信號(hào)中引入脈動(dòng)。例如，斬波器放大器的輸入斬波開(kāi)關(guān)可以操作以通過(guò)斬波頻率調(diào) 節(jié)或上變頻輸入信號(hào)的頻譜，而斬波器放大器的輸出斬波開(kāi)關(guān)可以操作以通過(guò)斬波頻率解 調(diào)或向下變頻放大輸入信號(hào)的頻譜。然而，放大器的輸入放大級(jí)可以被定位在輸入斬波開(kāi) 關(guān)之后的斬波放大器的信號(hào)路徑中，并由此輸入偏置不會(huì)由輸入斬波開(kāi)關(guān)進(jìn)行調(diào)制。而是， 輸入偏置將被輸出斬波開(kāi)關(guān)調(diào)制或向上變頻，它可在斬波頻率和其諧波導(dǎo)致輸出信號(hào)中的 鏈波。
[0022] 雖然低通濾波器可以被提供在斬波放大器的信號(hào)路徑中，以衰減與輸入偏置相關(guān) 聯(lián)的頻率分量，低通濾波器可以不完全地濾除輸入偏置和/或可以降低低于斬波頻率的斬 波放大器的帶寬。此外，即使當(dāng)斬波頻率被選擇為相對(duì)較高以提供相對(duì)寬的帶寬，高斬波頻 率可以增加電荷注入相關(guān)的失真（artifact)，并且可以導(dǎo)致減少放大器的穩(wěn)定時(shí)間以及功 率消耗隨之而來(lái)的增加。在其他配置中，帶寬可以通過(guò)配置斬波放大器以包括多個(gè)放大路 徑進(jìn)行擴(kuò)展。然而，這樣的配置可以包括附加的傳遞函數(shù)的極點(diǎn)和/或可以包括具有高功 率消耗、占據(jù)大量芯片面積的高帶寬路徑，并且增加了設(shè)計(jì)的復(fù)雜性。此外，這樣的配置可 遭受路徑不匹配的失真。
[0023] 在本文中提供用于斬波放大器的裝置和方法。在某些配置中，斬波放大器包括至 少一個(gè)差分晶體管池，諸如與差分輸入晶體管對(duì)、差分負(fù)載晶體管或放大器的差分共源共 柵晶體管相關(guān)聯(lián)的池。每個(gè)差分晶體管池可以包括選擇電路和多個(gè)晶體管，以及選擇電路 可以選擇用于在第一晶體管組中操作的晶體管的第一部分以及用于在第二晶體管組中操 作的晶體管的第二部分。在校準(zhǔn)期間，斬波器放大器的輸入偏置可以對(duì)于差分晶體管池的 不同晶體管配置進(jìn)行觀察或測(cè)量。雖然特定池的晶體管可以被設(shè)計(jì)為具有大約相同的驅(qū)動(dòng) 器強(qiáng)度和/或幾何形狀，斬波放大器可以在不同的晶體管配置中具有不同的輸入偏置。例 如，在斬波之前，斬波放大器可以在不同的晶體管配置中具有不同的輸入偏置電壓量。輸入 斬波放大器的偏置量可隨著不同的晶體管配置而變化，由于晶體管之間的制造失配，諸如 和過(guò)程變化相關(guān)聯(lián)的制造失配。
[0024] 雖然當(dāng)放大器斬波時(shí)斬波放大器可以表現(xiàn)出相對(duì)少量的輸入偏置，斬波之前的放 大器的輸入偏置電壓可以由斬波操作轉(zhuǎn)換成輸出電壓漣波。因此，在斬波之前，斬波放大器 具有低輸入偏置電壓是理想的。因此，本文的斬波器放大器可以被編程為操作差分晶體管 池的所選晶體管配置，以提供具有低輸入偏置的放大器。
[0025] 本文的斬波放大器可以實(shí)現(xiàn)低輸入偏置，相對(duì)于某些其他的輸入偏置削減方案， 可以對(duì)放大器的尺寸、功耗和/或放大特性產(chǎn)生相對(duì)較小的影響。此外，本文的某些斬波放 大器可以具有小的輸出漣波、小的輸入偏置電流、低輸入偏置漂移和/或低閃爍噪聲。
[0026] 具有低輸入偏置的斬波放大器的概述
[0027] 圖IA是示出集成電路（IC) 20的實(shí)施例的示意性框圖。集成電路20包括可編程 存儲(chǔ)器9和斬波放大器10。
[0028] 可編程存儲(chǔ)器9可以接收編程信號(hào)PGRM，它可以用于編程可編程存儲(chǔ)器9的狀態(tài)。 雖然圖IA示出可編程存儲(chǔ)器9作為接收一個(gè)編程信號(hào)，可編程存儲(chǔ)器9可以接收額外的編 程信號(hào)和/或編程信號(hào)PGRM可以包括多個(gè)位?？删幊檀鎯?chǔ)器9可以基于所述可編程存儲(chǔ) 器的狀態(tài)生成控制信號(hào)CTL。雖然圖IA示出可編程存儲(chǔ)器9為產(chǎn)生一個(gè)控制信號(hào)，可編程 存儲(chǔ)器9可以產(chǎn)生附加的控制信號(hào)。在某些實(shí)施方式中，可編程存儲(chǔ)器9可以生成多個(gè)控 制信號(hào)和/或控制信號(hào)CTL可以包括多個(gè)位。
[0029] 所示的斬波放大器10包括輸入斬波電路1、輸出斬波電路2和差分晶體管池4。 斬波放大器10可以接收控制信號(hào)CTL和輸入信號(hào)，對(duì)應(yīng)于正或非反相輸入電壓VIN+和負(fù)或 反相輸入電壓VIN_之間的差。此外，該斬波放大器10能夠放大輸入信號(hào)，以產(chǎn)生輸出電壓 Vout。
[0030] 盡管圖IA示出了其中斬波放大器10產(chǎn)生單端輸出電壓信號(hào)的配置，所述斬波器 放大器10可以用來(lái)產(chǎn)生其他輸出信號(hào)，包括例如，差分輸出電壓信號(hào)、單端輸出電流信號(hào)、 差分輸出電流信號(hào)，或它們的組合。另外，盡管圖IA示出在開(kāi)環(huán)配置中的斬波器放大器10， 斬波器放大器10可用于閉環(huán)。
[0031] 輸入和輸出斬波電路1、2可用于分別對(duì)輸入信號(hào)執(zhí)行輸入和輸出斬波操作，以減 少與斬波器放大器的輸入偏置電壓相關(guān)聯(lián)的輸出電壓Vmjt中的誤差。在由斬波放大器10的 輸入放大級(jí)放大之前，輸入斬波電路1可用于斬剁或調(diào)制輸入信號(hào)，輸出斬波電路2可用來(lái) 斬剁或解調(diào)放大的差分輸入信號(hào)，從而可以進(jìn)一步放大和/或以其他方式處理以產(chǎn)生輸出 電壓vOTJT。
[0032] 差分晶體管池4可包括至少第一端子、第二端子、選擇電路和多個(gè)晶體管。所述多 個(gè)晶體管可以單獨(dú)地選擇用于在第一晶體管組或與第一端子相關(guān)的子電路中操作，或用于 在第二晶體管組或與第二端子相關(guān)的子電路中操作。差分晶體管池4可置于沿著斬波器放 大器10的放大路徑。例如，在某些實(shí)施方式中，差分晶體管池4可以作為斬波放大器10的 差分輸入晶體管、差分負(fù)載晶體管或差分級(jí)聯(lián)晶體管。在某些實(shí)現(xiàn)方式中，該晶體管在用于 制造IC20的光刻掩模上具有約相同的幾何形狀。
[0033] 如圖IA所示，差分晶體管池4可以從可編程存儲(chǔ)器9接收控制信號(hào)CTL?？刂菩?號(hào)CTL可用來(lái)配置差分晶體管池4具有與池的端子耦合的晶體管的特定配置。例如，池的 選擇電路可以使用控制信號(hào)CTL以選擇用于在第一晶體管組中操作的晶體管的第一部分 和在第二晶體管組中操作的晶體管的第二部分。
[0034] 在設(shè)備制造中，差分晶體管池4的每個(gè)晶體管可以產(chǎn)生隨機(jī)偏置電壓，其可隨著 工作點(diǎn)而變化，諸如溫度、電源電壓、偏置電流和/或共模輸入電壓。對(duì)于給定的晶體管配 置，選擇性連接的晶體管的差分晶體管池的整體偏置可約等于池的第一晶體管組中的晶體 管的所有偏置之和減去在池的第二晶體管組中的晶體管的所有偏置之和。
[0035] 在某些配置中，斬波放大器10的輸入偏置可以在差分晶體管池4的各種晶體管配 置的校準(zhǔn)過(guò)程中觀察到。此外，數(shù)據(jù)可用于選擇具有低輸入偏置的差分晶體管池4的特定 晶體管配置。另外，該可編程存儲(chǔ)器9可以使用對(duì)應(yīng)于所選晶體管配置的數(shù)據(jù)進(jìn)行編程，使 得斬波放大器10在操作過(guò)程中與所選晶體管配置的差分晶體管池4 一起操作。將在下面 參照?qǐng)D13和14進(jìn)一步描述校準(zhǔn)過(guò)程的斬波放大器（諸如，斬波器放大器10)的示例。
[0036] 因此，斬波器放大器10的差分晶體管池4可以被編程，以包括具有相對(duì)于差分晶 體管池4的其它可能的晶體管結(jié)構(gòu)的降低或最小輸入偏置的晶體管配置。低輸入偏置也可 以在充電期間導(dǎo)致小的輸出鏈波和/或和充電和放電輸入電容有關(guān)的低輸入偏置電流。 [0037] 在某些配置中，可編程存儲(chǔ)器9可以是非易失性存儲(chǔ)器，包括例如，閃速存儲(chǔ)器、 只讀存儲(chǔ)器（ROM)、使用保險(xiǎn)絲和/或抗熔絲實(shí)現(xiàn)的存儲(chǔ)器、和/或磁存儲(chǔ)設(shè)備。然而，其他 配置也是可能的，諸如其中在校準(zhǔn)序列期間在上電或打開(kāi)和/或使用數(shù)據(jù)編程期間可編程 存儲(chǔ)器9是被編程以包括對(duì)應(yīng)于所選晶體管配置數(shù)據(jù)的易失性存儲(chǔ)器的實(shí)施方式，。
[0038] 雖然圖IA所示的斬波放大器10為包括一個(gè)差分晶體管的池，這里的教導(dǎo)適用于 其中斬波放大器包括額外的差分晶體管池的配置。在這樣的配置中，可編程存儲(chǔ)器（9)可 以被配置為提供附加的控制信號(hào)，用于附加的差分晶體管池。
[0039] 圖IB和IC是根據(jù)一個(gè)實(shí)施例的差分晶體管池8的示意性框圖。差分晶體管池8 示出了圖IA的差分晶體管池4的一個(gè)實(shí)施方式。圖IB示出了由控制信號(hào)CTL配置之前的 差分晶體管池8,以及圖IC示出了由控制信號(hào)CTL配置之后的差分晶體管池8的一個(gè)例子。
[0040] 差分晶體管池8包括第一端子A、第二端子B，第一至第十晶體管5a-5j和選擇電 路7,其被配置為接收控制信號(hào)CTL。
[0041] 該選擇電路7可以使用控制信號(hào)CTL以選擇用于在第一晶體管組6a中操作的晶 體管5a-5j的第一部分，以及用于在第二子電路6b中操作的晶體管5a-5j的第二部分。
[0042] 在某些實(shí)施方式中，晶體管5a_5j被設(shè)計(jì)成具有基本相同的驅(qū)動(dòng)器強(qiáng)度和/或幾 何不存在制造偏差，以及選擇電路7被配置為在所述第一和第二子電路6a、6b中包括相等 數(shù)目的晶體管。
[0043] 在包括差分晶體管池8的IC的制造期間，每個(gè)晶體管5a_5j可招致隨機(jī)的偏置電 壓。對(duì)于在第一和第二子電路6a、6b中的晶體管的給定配置，差分晶體管池8的整體偏置 可以約等于在所述第一子電路6a中晶體管的偏置量之和減去在所述第二子電路6b中晶體 管的偏置量之和。
[0044] 在包括差分晶體管池8的斬波放大器的校準(zhǔn)期間，晶體管的不同選擇的組合可以 被包括在第一和第二子電路6a、6b中，以及放大器的輸入偏置可以對(duì)于每個(gè)所選晶體管配 置進(jìn)行觀察。在某些配置中，當(dāng)放大器不在斬波時(shí)觀察輸入放大器的偏置。在其他配置中， 觀察放大器的剩余輸入偏置，并同時(shí)放大器在斬波。
[0045] 此外，使用數(shù)據(jù)可以選擇特定的晶體管配置，諸如具有最小的放大器的輸入偏置 的晶體管組合。另外，可編程的存儲(chǔ)器（諸如，圖IA的可編程存儲(chǔ)器9)可以使用對(duì)應(yīng)于所 選擇的晶體管配置進(jìn)行編程?？删幊檀鎯?chǔ)器可以產(chǎn)生控制信號(hào)CTL，該選擇電路7可用于選 擇在第一和第二子電路6a、6b中操作的晶體管。
[0046] 在圖示的例子中，選擇電路7使用控制信號(hào)CTL以選擇第二、第三、第五和第九晶 體管513、5(：、56、51，用于在所述第一晶體管組6 &中操作。此外，選擇電路7采用了控制信 號(hào)CTL以選擇第四、第六、第七和第十晶體管5(1、5158、5」，用于在第2晶體管群613中操作。 此外，在圖示的例子中，第一和第八晶體管5a、5h沒(méi)有被選擇以在第一或第二組晶體管6a、 6b中操作。
[0047] 圖IC示出在第一和第二晶體管組6a、6b之間的晶體管5a_5j的可能分配的示例。 然而，圖IC所示的分布是說(shuō)明性的，而差分晶體管池8可以用其他方式進(jìn)行編程。
[0048] 雖然在圖示的差分晶體管池8包括10個(gè)晶體管，差分晶體管池可以適于包括更多 或更少的晶體管。在一個(gè)實(shí)施例中，差分晶體管池包括約4至約24個(gè)晶體管之間。然而， 其他配置也是可能的。
[0049] 如上所述，選擇電路7可以使用控制信號(hào)CTL以選擇晶體管5a_5j的第一部分以 包括在第一晶體管組6a中并選擇晶體管5a-5j的第二部分以包括在第二2晶體管組6b中。 在圖示的配置中，少于全部的晶體管5a_5j被選擇用于操作在第一和第二晶體管組6a、6b 中。然而，其他配置也是可能的，諸如其中每個(gè)晶體管5a_5j被包括在第一晶體管組6a或 第二晶體管組6b中的實(shí)施方式。
[0050] 在某些實(shí)施方式中，選擇電路7可包括電路，用于選擇地在第一晶體管組6a或在 第二晶體管群6b中包括任何特定的晶體管。然而，在其它配置中，某些晶體管可以選擇地 只包括在一個(gè)特定的晶體管組中。例如，在一個(gè)實(shí)施例中，選擇電路7從第一晶體管組或池 選擇第一晶體管組6a和從第二組晶體管選擇第二晶體管組6b，其中在所述第一部分組和 第二組晶體管中的至少部分晶體管是不同的。
[0051] 晶體管5a_5h可以對(duì)應(yīng)于多種類(lèi)型的晶體管。在一個(gè)實(shí)施例中，晶體管5a_5h包 括場(chǎng)效應(yīng)晶體管（FET)，諸如金屬氧化物半導(dǎo)體（MOS)晶體管或結(jié)型場(chǎng)效應(yīng)晶體管（的 JFET)。然而，其他配置也是可能的，諸如其中晶體管5a-5h包括雙極晶體管的實(shí)施方式。
[0052] 在某些配置中，在特定的晶體管組中包括的晶體管并聯(lián)電連接。例如，在使用FET 的配置中，用于在第一子電路6a中操作選擇的晶體管可具有彼此相連的漏極、彼此相連的 源極和/或彼此相連的柵極。類(lèi)似地，用于在第二子電路6b中操作選擇的晶體管可具有彼 此相連的漏極、彼此相連的源極和/或彼此相連的柵極。
[0053] 雖然圖IB和圖IC示出差分晶體管池8為包括兩個(gè)端子，差分晶體管池8可以適 合于包括附加端子。例如，在使用FET的配置中，差分晶體管池8可以包括和在第一和第二 子電路6a、6b中晶體管的漏極、源極和/或柵極相聯(lián)的端子。差分晶體管池的各種實(shí)施例 將在下面進(jìn)一步詳細(xì)說(shuō)明。
[0054] 圖2-7是根據(jù)各種實(shí)施例的斬波放大器的電路圖。
[0055] 圖2是根據(jù)一個(gè)實(shí)施例的斬波放大器50的電路圖。斬波器放大器50包括第一或 者非反相輸入端VIN+、第二或反相輸入端子VIN_、輸出端Vmjt、輸入斬波電路11、第一輸出斬波 電路12a、第二輸出斬波電路12b、電流源13、第一差分晶體管池14、第一和第二p型金屬氧 化物半導(dǎo)體（PMOS)的負(fù)載晶體管21，22、第一和第二PMOS共源共柵晶體管23, 24、第一和 第二η型金屬氧化物半導(dǎo)體（NMOS)的負(fù)載晶體管31，32、第一和第二NMOS共源共柵晶體管 33, 34、輸出放大電路41、積分電容器42和反饋電容器43。
[0056] 如本文使用的和本領(lǐng)域的普通技術(shù)人員將會(huì)理解，MOS晶體管可以具有由非金屬 的材料（諸如，多晶硅）制成的柵極，并且可以具有不用氧化硅實(shí)施的電介質(zhì)區(qū)域，而是由 其它電介質(zhì)（諸如，高k電介質(zhì)）。
[0057] 輸入斬波電路11包括：電連接到所述非反相輸入端VIN+的第一輸入、電連接到反 相輸入端子VIN_的第二輸入端、被配置為接收斬波時(shí)鐘信號(hào)CLKarop的時(shí)鐘輸入、電連接到所 述第一差分晶體管池14的第一輸出、和電連接到所述第一差分晶體管池14的第二柵極端 子的的第二輸出。電流源13電連接在第一晶體管池14的共同源極端子和第一供給電壓Vl 之間，其例如可以是低功率或地面電源。電流源13可用來(lái)提供偏置電流到第一差分晶體管 池14的共同源極端子。第一差分晶體管池14進(jìn)一步包括控制端，經(jīng)配置為從可編程存儲(chǔ) 器接收第一控制信號(hào)CTL1，例如圖IA的可編程存儲(chǔ)器9。第一差分晶體管池14還包括電 連接到第一PMOS負(fù)載晶體管21的漏極和第一PMOS共源共柵晶體管23的源極的第一漏極 端子，第一差分晶體管池14還包括電連接到所述第二PMOS負(fù)載晶體管22的漏極和所述第 二PMOS共源共柵晶體管24的源極的第二漏極端子。
[0058] 第一PMOS負(fù)載晶體管21還包括電連接到第一參考電壓Vkefi和所述第二PMOS負(fù) 載晶體管22的柵極的柵極，第一PMOS負(fù)載晶體管21還包括電連接到第二電源電壓源V2, (它可以例如是高功率電源）的源極。第二PMOS負(fù)載晶體管22還包括電連接到第二電源 電壓V2的源極。第一PMOS共源共柵晶體管23還包括電連接到第二基準(zhǔn)電壓Vkef2和第二 PMOS共源共柵晶體管24的柵極的柵極。第一PMOS共源共柵晶體管23還包括電連接到所 述第一輸出斬波電路12a的第一輸入的漏極。第二PMOS共源共柵晶體管24還包括電連接 到第一輸出斬波電路12a的第二輸入的漏極。第一輸出斬波電路12a進(jìn)一步包括經(jīng)配置以 接收斬波時(shí)鐘信號(hào)CLKarop的時(shí)鐘輸入。第一輸出斬波電路12a還包括電連接到輸出放大電 路41的反相輸入端到反饋電容器43的第一端以及第二輸出斬波電路12b的第一輸入的第 一輸出。第一輸出斬波電路12a還包括電連接第二輸出斬波電路12b的第二輸入到輸出放 大電路41的非反相輸入端以及積分電容器42的第一端的第二輸出。積分電容器42還包 括電連接到第一電源電壓Vl的第二端。反饋電容器43還包括電連接到所述輸出放大電路 41的輸出以及輸出端Vqut的第二端。
[0059] 第二輸出斬波電路12b還包括配置成接收斬波時(shí)鐘信號(hào)CLKCH0P的時(shí)鐘輸入、電 連接到所述第一NMOS共源共柵晶體管33的漏極的第一輸出、以及電連接到第二NMOS共源 共柵晶體管34的漏極的第二輸出。第一NMOS共源共柵晶體管33還包括電連接到第三參 考電壓Vkef3和第二NMOS共源共柵晶體管34的柵極的柵極，第一NMOS共源共柵晶體管33 還包括電連接到第一NMOS負(fù)載晶體管31的漏極的源極。第二NMOS共源共柵晶體管34還 包括電連接到所述第二NMOS負(fù)載晶體管32的漏極的源極。第一NMOS負(fù)載晶體管31還包 括電連接到所述第一電源電壓Vl的源極以及電連接到第四基準(zhǔn)電壓VREF4和第二NMOS負(fù) 載晶體管32的柵極的柵極，第二NMOS負(fù)載晶體管32還包括電連接到所述第一電源電壓V1 的源極。
[0060] 在圖示的配置中，第一差分晶體管池14用于操作為斬波器放大器50的差分輸入 晶體管對(duì)。第一差分晶體管池14包括多個(gè)晶體管。晶體管的第一部分可以在與池的第一 漏極端子、第一柵極端子和公共源極端子相關(guān)聯(lián)的第一晶體管組中操作，而晶體管的第二 部分可以在與池的第二漏極端子、第二柵極端子和公共源極端子相關(guān)聯(lián)的第二晶體管組中 操作。例如，晶體管的第一部分可以具有電連接到第一漏極端子的漏極、電連接至第一柵極 端子的柵極、電連接到公共源極端子的源極。另外，晶體管的第二部分可以具有電連接到第 二漏極端子的漏極、電連接至第二柵極端子的柵極、電連接到公共源極端子的源極。將在下 面參照?qǐng)D8A-8B進(jìn)一步描述第一差分晶體管池14的兩個(gè)示例實(shí)施方式。
[0061] 圖2示出可包括差分晶體管池的斬波器放大器的示例。第一差分晶體管池14可 使用第一控制信號(hào)CTLl進(jìn)行編程，以操作具有低輸入偏置的特定晶體管配置。雖然圖2中 的斬波放大器50示出了可以包括差分晶體管池的斬波放大器的一個(gè)示例，本文的教導(dǎo)可 應(yīng)用于各種各樣的斬波放大器，包括例如，使用其它電路拓?fù)鋪?lái)實(shí)現(xiàn)的斬波放大器。
[0062] 此外，盡管圖2示出其中第一差分晶體管池14與η型輸入晶體管相關(guān)聯(lián)的配置， 本文的教導(dǎo)可應(yīng)用于使用P型輸入晶體管的配置，和/或η型和P型輸入晶體管的組合。
[0063] 圖3是根據(jù)另一實(shí)施例的斬波放大器60的電路圖。圖3的斬波器放大器60類(lèi)似 于圖2中的斬波器放大器50,除了使用斬波器放大器60示出了一種配置，其中圖2中的第 一和第二PMOS負(fù)載晶體管21、22被省略，以便包括第二差分晶體管組15,并且圖2中的第 一和第二NMOS負(fù)載晶體管31、32被省略，以便包括第三差分晶體管組16。
[0064] 如圖3所示，第二差分晶體管組15包括被配置為接收第二控制信號(hào)CTL2的控制 端子、電連接到第二電源電壓V2的共同源端子、電連接到第一PMOS共源共柵晶體管23的 源極的第一漏極端子、電連接到所述第二PMOS共源共柵晶體管24的源極的第二漏極端子， 和電連接到所述第一基準(zhǔn)電壓Vkefi的公共柵極端子。此外，第三差分晶體管組16包括被配 置為接收第三控制信號(hào)CTL3的控制端子、電連接到第一電源電壓V1的公共源極端子、電連 接到所述第一NMOS共源共柵晶體管33的源極的第一漏極端子、電連接到所述第二NMOS共 源共柵晶體管34的源極的第二漏極端子，和電連接到所述第四參考電壓Vkef4的公共柵極端 子。
[0065] 第二控制信號(hào)CTL2可以用來(lái)控制第二差分晶體管組15的晶體管的配置。另外， 第三控制信號(hào)CTL3可以用來(lái)控制第三差分晶體管組16的晶體管的配置。而第二和第三控 制信號(hào)CTL2、CTL3可以通過(guò)可編程存儲(chǔ)器（諸如，圖IA的可編程存儲(chǔ)器9)來(lái)生成。
[0066] 相對(duì)于單一池的配置，包括多個(gè)差分晶體管池可以有助于進(jìn)一步降低斬波放大器 的輸入偏置。在所示的結(jié)構(gòu)中，第一，第二和第三差分晶體管池1416可以使用第一、第二和 第三控制信號(hào)CTL1-CTL3分別配置，以校準(zhǔn)具有低輸入偏置的放大器。
[0067] 圖4Α是根據(jù)另一實(shí)施例的斬波放大器70的電路圖。圖4Α的斬波器放大器70類(lèi) 似于圖3中的斬波器放大器60,除了斬波放大器70示出了一種配置，其中圖3中的第一差 分晶體管池14已省略，以便包括第一和第二NMOS輸入晶體管61、62,其作為斬波器放大器 的差分輸入晶體管對(duì)進(jìn)行操作。
[0068] 如圖4Α所示，第一和第二NMOS輸入晶體管61、62的源極彼此連接，并且可以接收 所述偏置電流從電流源13。另外，第一和第二NMOS輸入晶體管61、62的柵極被分別電連接 到輸入斬波電路11的第一和第二輸出。此外，第一和第二NMOS輸入晶體管61、62的漏極 分別電連接到第二差分晶體管組15的第一和第二漏極端子。
[0069] 本文所描述的差分晶體管池可以包括在斬波放大器的各種配置中。例如，在所示 的配置中，差分晶體管池操作，作為斬波器放大器的負(fù)載晶體管。然而，本文的教導(dǎo)也適用 于各種各樣的構(gòu)造，包括例如，其中差分晶體管池操作作為差分輸入晶體管對(duì)、差分負(fù)載晶 體管和/或斬波放大器的差分共源共柵晶體管的配置。
[0070] 圖4B是根據(jù)另一實(shí)施例的斬波放大器75的電路圖。圖4B的斬波器放大器75類(lèi) 似于圖4A的斬波放大器70,不同之處在于斬波放大器75示出了一種配置，其中圖4A的第 三差分晶體管池16已經(jīng)省略，以便包括第一和第二NMOS負(fù)載晶體管31、32。
[0071] 在某些實(shí)施方式中，差分晶體管池可以用于PMOS負(fù)載晶體管，但不能用于NMOS負(fù) 載晶體管，或者反之亦然。斬波器放大器75的附加細(xì)節(jié)可類(lèi)似于之前所描述的那樣。
[0072] 圖5A是根據(jù)另一實(shí)施例的斬波放大器80電路圖。圖5A的斬波放大器80類(lèi)似于 圖2中的斬波器放大器50,除了斬波放大器80示出了一種配置，其中圖2中的第一差分晶 體管池14已經(jīng)被省略，以便包括第一和第二NMOS輸入晶體管61、62。另外，斬波放大器80 示出了一種配置，其中圖2中的第一和第二PMOS共源共柵晶體管23、24已經(jīng)被省略，以便 包括第四差分晶體管池17,并且圖2中的第一和第二NMOS共源共柵晶體管33、34已經(jīng)被省 略，以便包括第五差分晶體管池18。
[0073] 如圖5A所示，第四差分晶體管池17包括：經(jīng)配置以接收第四控制信號(hào)CTL4的控 制端子、電連接到所述第一PMOS負(fù)載晶體管21的漏極的第一源極端子、電連接到第二PMOS 負(fù)載晶體管22的漏極的第二源極端子、電連接到所述第一輸出斬波電路12a的第一輸入的 第一源極端子、電連接到所述第一輸出斬波電路12a的第二輸入的第二源極端子、和電連 接到所述第二參考電壓Vkef2的公共柵極端子。此外，第五差分晶體管組18包括：經(jīng)配置以 接收第五控制信號(hào)CTL5的控制端子、電連接到所述第一NMOS負(fù)載晶體管31的漏極的第一 源極端子、電連接到第二NMOS負(fù)載晶體管32的漏極的第二源極端子、電連接到所述第二輸 出斬波電路12b的第一輸出的第一漏極端子、電連接到所述第二輸出斬波電路12b的第二 輸出的第二漏極端子、和電連接到所述第三參考電壓Vkef3的共同柵極端子。
[0074] 第四控制信號(hào)CTL4可以用來(lái)控制第四差分晶體管池17的晶體管的配置。另外， 第五控制信號(hào)CTL5可用于控制第五差分晶體管組18的晶體管的配置。第四和第五控制信 號(hào)CTL4、CTL5可以通過(guò)可編程存儲(chǔ)器（諸如，圖IA的可編程存儲(chǔ)器9)來(lái)生成。在圖示的 結(jié)構(gòu)中省略了圖3的第一、第二和第三差分晶體管池14-16。然而，本文的教導(dǎo)適用于各種 配置，包括例如，包括第一、第二、第三、第四和/或第五差分三極管池14-18的任意組合的 配置。斬波放大器80的附加細(xì)節(jié)可以類(lèi)似于之前所描述的那些。
[0075] 圖5B是根據(jù)另一實(shí)施例的斬波放大器85的電路圖。圖5B的斬波放大器85類(lèi)似 于圖5A的斬波放大器80,不同之處在于斬波放大器85示出了一種配置，其中圖5A的第五 差分晶體管池18已經(jīng)被省略，以便包括第一和第二NMOS共源共柵晶體管33、34。
[0076] 在某些實(shí)施方式中，差分晶體管池可以用于PMOS共源共柵晶體管，但不用于NMOS 共源共柵晶體管，或者反之亦然。斬波器放大器85的附加細(xì)節(jié)可以類(lèi)似于之前所描述的那 些。
[0077] 圖5C是根據(jù)另一實(shí)施例的斬波放大器84的電路圖。斬波器放大器84包括輸入 斬波電路11、第一輸出斬波電路12a、第二輸出斬波電路12b、電流源13、輸出放大電路41、 積分電容器42、反饋電容器43,以及第一和第二NMOS輸入晶體管61、62,其可以如前面所 述。斬波器放大器84還包括第一差分晶體管池86和第二差分晶體管池87。
[0078] 在某些實(shí)施方式中，差分晶體管組可以包括共源共柵晶體管、負(fù)載晶體管和/或 分組或者配對(duì)的輸入晶體管的組合。
[0079] 例如，在所示的配置中，第一差分晶體管池86包括分組的多個(gè)PMOS負(fù)載晶體管和 多個(gè)PMOS共源共柵晶體管。特別地，所述多個(gè)PMOS負(fù)載晶體管和所述多個(gè)PMOS共源共柵 晶體管被實(shí)現(xiàn)，使得特定PMOS負(fù)載晶體管的漏極被連接到相應(yīng)的PMOS共源共柵晶體管的 源極。同樣，第二差分晶體管池87包括分組的多個(gè)NMOS負(fù)載晶體管和多個(gè)NMOS共源共柵 晶體管。特別地，所述多個(gè)NMOS負(fù)載晶體管和所述多個(gè)NMOS共源共柵晶體管被實(shí)現(xiàn)，使得 特定NMOS負(fù)載晶體管的漏極被連接到相應(yīng)的NMOS共源共柵晶體管的源極。
[0080] 在圖示的配置中，控制信號(hào)CTL4可以用來(lái)選擇第一差分三極管組86中晶體管對(duì) 的第一部分以電連接在第一NMOS輸入晶體管61的漏極和第一輸出斬波電路12a的第一輸 入之間，以及選擇第一差分晶體管組86中的晶體管對(duì)的第二部分以電連接在第二NMOS輸 入晶體管62的漏極和第一輸出斬波電路12a的第二輸入之間。此外，控制信號(hào)CTL5可用 來(lái)選擇第二差分三極管組87中的晶體管對(duì)的第一部分，以電連接在第二輸出斬波電路12b 的第一輸入和第一電源電壓 '之間，并選擇第二差分晶體管池87的晶體管對(duì)的第二部分， 以電連接在第二輸出斬波電路12b的第二輸入端和第一電源電壓V1之間。
[0081] 盡管在包含每個(gè)包括共源共柵晶體管及負(fù)載晶體管的晶體管組的差分晶體管池 的環(huán)境中示出，其他配置是可能的。例如，差分晶體管組可以包括共源共柵晶體管、負(fù)載晶 體管和/或分組或者配對(duì)的輸入晶體管。此外，在某些配置中，負(fù)反饋電阻被分組或者配對(duì) 差分晶體管組的晶體管。
[0082] 該斬波放大器84的其它細(xì)節(jié)可以類(lèi)似于之前所描述那些。
[0083] 圖是根據(jù)另一實(shí)施例的斬波放大器88的電路圖。斬波器放大器88包括輸入 斬波電路11、第一輸出斬波電路12a、第二輸出斬波電路12b、電流源13、差分晶體管組16、 第一和第二PMOS共源共柵晶體管23, 24、第一和第二NMOS共源共柵晶體管33, 34、輸出放 大電路41、積分電容器42和反饋電容器43,它可以是如前面所述。斬波器放大器88還包 括差分晶體管池89。
[0084] 在圖示的配置中，差分晶體管池89包括互相配對(duì)的多個(gè)NMOS輸入晶體管和PMOS 負(fù)載晶體管。特別地，多個(gè)NMOS輸入晶體管和多個(gè)PMOS負(fù)載晶體管被實(shí)現(xiàn)，使得特定的 NMOS輸入晶體管的漏極連接到相應(yīng)的PMOS負(fù)載晶體管的漏極。此外，控制信號(hào)CTLl可以 用來(lái)選擇差分晶體管池89中的晶體管對(duì)的第一部分，以電連接在輸入斬波電路12的第一 輸出端和第一PMOS共源共柵晶體管23的源極之間，并選擇差分晶體管池89中晶體管對(duì)的 第二部分，以電連接在輸入斬波電路12的第二輸出端和所述第二PMOS共源共柵晶體管24 的源極之間。
[0085] 盡管在包括每個(gè)包括輸入晶體管和負(fù)載晶體管的晶體管組的差分晶體管池的情 況下示出，其他配置是可能的。例如，在一個(gè)實(shí)施例中，差分晶體管池包括多個(gè)每個(gè)都包括 輸入晶體管和負(fù)載晶體管的晶體管組。在另一實(shí)施例中，差分晶體管池包括多個(gè)每個(gè)都包 括負(fù)載晶體管和共源共柵晶體管的晶體管組。在又一實(shí)施例中，差分晶體管池包括多個(gè)晶 體管組，每組包括輸入晶體管、共源共柵晶體管和負(fù)載晶體管。
[0086] 該斬波放大器88的其它細(xì)節(jié)可以類(lèi)似于之前所描述那些。
[0087]圖6是根據(jù)另一實(shí)施例的斬波放大器90電路圖。圖6的斬波放大器90類(lèi)似于圖 3的斬波器放大器60,不同之處在于斬波放大器90示出了輸出斬波電路的不同配置。例如， 相對(duì)于包括第一和第二輸出斬波電路12a、12b的圖3的斬波器放大器60,斬波器放大器90 包括輸出斬波電路12。
[0088] 如圖6所示，輸出斬波電路12包括電連接到第一PMOS共源共柵晶體管23的漏極 和第一NMOS共源共柵晶體管33的第一輸入端、電連接到所述漏極的漏極第二PMOS共源共 柵晶體管24和到第二NMOS共源共柵晶體管34的第二輸入端、經(jīng)配置以接收斬波時(shí)鐘信號(hào) CLKarop的時(shí)鐘輸入、電連接到輸出放大電路41的反相輸入端和所述第一時(shí)鐘輸入端和反饋 電容器43的漏極的第一輸出、以及電連接到輸出放大電路41的非反相輸入端和積分電容 器42的第一端的第二輸出。
[0089] 如本領(lǐng)域的普通技術(shù)人員將會(huì)理解，本文的教導(dǎo)適用于各種輸入、輸出斬波配置。 例如，斬波器放大器此處可以包含多個(gè)輸入和/或輸出斬波電路。另外，在某些配置中，一 個(gè)或多個(gè)輸入和/或輸出斬波電路可以接收不同的時(shí)鐘信號(hào)，諸如具有不同延遲、重疊、非 重疊和/或相位的時(shí)鐘信號(hào)。
[0090] 此外，如下面進(jìn)一步參照?qǐng)D10圖12將詳細(xì)描述地，在某些實(shí)施方式中，斬波電路 可以集成差分晶體管池。相對(duì)于其中該斬波放大器包括單獨(dú)的輸入斬波電路和差分晶體管 池的方案，整合斬波電路和差分晶體管池可以減少信號(hào)路徑中的開(kāi)關(guān)數(shù)量。
[0091] 圖7是根據(jù)另一實(shí)施例的斬波器放大器100的電路圖。圖7的斬波放大器100類(lèi) 似于圖2的斬波放大器50,不同之處在于斬波器放大器100不出了第一和第二輸出斬波電 路12a、12b的不同結(jié)構(gòu)。
[0092] 例如，在圖7所示結(jié)構(gòu)中，第一輸出斬波電路12a的第一和第二輸入端被分別電連 接到第一和第二PMOS負(fù)載晶體管21、22的漏極。此外，第一輸出斬波電路12a的第一和第 二輸出端被電連接到第一和第二PMOS共源共柵分別晶體管23、24的源極。此外，第二輸出 斬波電路12b的第一和第二輸入端被電連接到第一和第二NMOS共源共柵分別晶體管33、 34的源極。另外，第二輸出斬波電路12b的第一和第二輸出端被分別電連接到第一和第二 NMOS負(fù)載晶體管31，32的漏極。斬波器放大器100的其它細(xì)節(jié)可以類(lèi)似于之前所描述那 些。
[0093] 圖8A-8D是根據(jù)各種實(shí)施例的差分晶體管池的電路圖。
[0094] 圖8A是根據(jù)一個(gè)實(shí)施例的差分晶體管池150的電路圖。差分晶體管池150包括 公共源極端子S、第一柵極端子GA、第二柵極端子GB、第一漏極端子DA、第二漏極端子DB、 第一至第四NMOS晶體管121-124、第一至第四漏極選擇開(kāi)關(guān)131-134,以及第一至第四柵極 選擇開(kāi)關(guān)141-144。差分晶體管池150被配置成接收具有第一控制位CTL〈1>、第二控制位 CTL〈2>、第三控制位CTL〈3>和第四控制位CTL〈4>的控制信號(hào)。差分晶體管池150示出了 圖2、圖3、圖6和7的第一差分晶體管池14的一個(gè)示例性實(shí)施方式。
[0095] 在圖8A中所示的結(jié)構(gòu)中，第一至第四NMOS晶體管124-124的源極被電到公共源 極端子S。此外，第一至第四漏極選擇開(kāi)關(guān)131-134和第一至第四柵極選擇開(kāi)關(guān)141-144操 作為可以利用池的控制信號(hào)來(lái)控制的選擇電路。例如，第一至第四漏極選擇開(kāi)關(guān)131-134 可用于分別基于所述第一控制位的CTL〈1>、第二控制位CTL〈2>、第三控制位CTL〈3>和第四 控制位CTL〈4>的狀態(tài)將第一至第四NMOS晶體管121-124的漏極選擇地連接到第一漏極端 子DA或第二漏極終端DB。此外，第一至第四柵極選擇開(kāi)關(guān)141-144可用于分別基于所述第 一控制位CTL〈1>、第二控制位CTL〈2>中，第三控制位CTL〈3>，和第四控制位CTL〈4>的狀態(tài) 而選擇性地連接所述第一至第四NMOS晶體管121-124的柵極至第一柵極端子GA或第二柵 極端子GB。連接到第一漏極端子DA和第一柵極端子GA的晶體管的一部分可以與第一晶體 管組相關(guān)聯(lián)，以及連接到第二漏極端子DB和第二柵極端子GB的部分可以與第二晶體管組 相關(guān)聯(lián)。
[0096] 在某些實(shí)施方式中，第一至第四NMOS晶體管121-124的設(shè)計(jì)具有相同的驅(qū)動(dòng)強(qiáng)度 和/或幾何形狀。第一至第四漏極選擇開(kāi)關(guān)131-134的第一至第四柵極選擇開(kāi)關(guān)141-144可用來(lái)連接NMOS晶體管121-124的第一部分到第一漏極端子DA和第一柵極端子GA，并連 接NMOS晶體管121-124的第二部分到第二漏極端子DB和第二柵極端子GB。在某些實(shí)施方 式中，晶體管的選擇的配置可以在工廠測(cè)試期間被確定，并且在芯片上可編程存儲(chǔ)器中保 留。
[0097]雖然圖8A示出了使用四個(gè)NMOS晶體管和相關(guān)選擇電路的結(jié)構(gòu)，差分晶體管池可 適應(yīng)包括不同數(shù)量的晶體管。在一個(gè)實(shí)施例中，差分晶體管池150包括約4至約24個(gè)晶體 管之間。
[0098] 圖8B是根據(jù)另一實(shí)施例的差分晶體管池190的電路圖。差分晶體管池190包括 公共源極端子S、第一柵極端子GA、第二柵極端子GB、第一漏極端子DA、第二漏極端子DB、第 一至第四NMOS晶體管151-154、第五至第八NMOS晶體管161-164、第一至第四漏極選擇開(kāi) 關(guān)171-174和第五至第八漏極選擇開(kāi)關(guān)181-184。差分晶體管池190被配置成接收具有控 制位CTLA〈1>、CTLA〈2>、CTLA〈3>、CTLA〈4>、CTLB〈1>、CTLB〈2>、CTLB〈3> 和CTLB〈4> 的控制 信號(hào)。差分晶體管池190示出了圖2、圖3、圖6和7的第一差分晶體管池14的另一示例性 實(shí)施方式。
[0099] 在圖8B所示的結(jié)構(gòu)中，第一至第四NMOS的柵極晶體管151-154電連接至第一柵 極端子GA，第五至第八NMOS的柵極晶體管161-164電連接到第二柵極終端GB，以及第一至 第八NMOS晶體管151-154,161-164的源極被電連接到公共源極端子S。此外，第一至第四 漏極選擇開(kāi)關(guān)171-174可用來(lái)選擇性地連接第一至第四NMOS晶體管151-154到第一漏極 端子DA，以形成第一晶體管組。此外，第五至第八漏極選擇開(kāi)關(guān)181-184可使用將第五至 第八NMOS晶體管161到164的部分選擇性地連接掃第二漏極端子DB，以形成第二組晶體 管。第一到第八漏極選擇開(kāi)關(guān)171-174、181-184可以分別根據(jù)控制位CTLA〈1>、CTLA〈2>、 CTLA〈3>、CTLA〈4>、CTLB〈1>、CTLB〈2>、CTLB〈3> 和CTLB〈4> 的狀態(tài)選擇特定的晶體管結(jié)構(gòu)。
[0100] 雖然圖8B示出了差分晶體管池包括在兩組或兩池的四個(gè)晶體管的構(gòu)成，也可以 使用包括更多或更少晶體管的其他配置。此外，在某些實(shí)施方式中，每個(gè)組可以包括不同數(shù) 目的晶體管。
[0101] 圖8C是根據(jù)另一實(shí)施例電路的差分晶體管組220的圖。差分晶體管組220包括 公共源極端子S、公共柵極端子G、第一漏極端子DA、第二漏極端子DB、第一至第四NMOS晶 體管201-204、以及第一至第四漏極選擇開(kāi)關(guān)211-214。差分晶體管組220被配置成接收具 有第一控制位的CTL〈1>、第二控制位CTL〈2>、第三控制位CTL〈3>和第四控制位CTL〈4>的 控制信號(hào)。差分晶體管組220示出了圖3、4和6的第三差分晶體管池16的示例性實(shí)施方 式。
[0102] 在圖8C所示的結(jié)構(gòu)中，第一至第四NMOS晶體管201-204的源極電連接到公共源 極端子S，以及第一至第四NMOS晶體管201-204的柵極電連接到公共柵極端子G。此外， 第一至第四漏極選擇開(kāi)關(guān)211-214可以選擇性地分別利用第一控制位CTL〈1>、第二控制位 CTL〈2>、第三控制位CTL〈3>和第四控制位CTL〈4>控制在第一到第四NMOS晶體管201-204 的漏極和第一或第二漏極端子DA、DB之間的連接。連接到第一漏極端子DA的晶體管的一 部分可以與第一晶體管組相關(guān)聯(lián)，以及連接到所述第二漏極端子DB中的晶體管的部分可 以與第二晶體管組相關(guān)聯(lián)。差分晶體管組220的額外細(xì)節(jié)可以如之前進(jìn)行描述。
[0103] 圖8D是根據(jù)另一實(shí)施例電路的差分晶體管池250的示意圖。差分晶體管池250 包括第一源極端子SA、第二源極端子SB、公共柵極端子G、第一漏極端子DA、第二漏極端子 DB、第一至第四NMOS晶體管221-224、第一至第四光源選擇開(kāi)關(guān)231-234以及第一至第四漏 極選擇開(kāi)關(guān)241-244。差分晶體管池250被配置成接收具有第一控制位CTL〈1>、第二控制 位CTL〈2>、第三控制位CTL〈3>和第四控制位CTL〈4>的控制信號(hào)。差分晶體管池250示出 了圖5A的第五差分晶體管池18的示例性實(shí)施方式。
[0104] 在圖8D所示的配置中，第一至第四NMOS晶體管221-224的柵極電連接到公共柵 極端子G。此外，第一至第四光源選擇開(kāi)關(guān)231234可以使用池的控制信號(hào)選擇性地控制 第一至第四NMOS晶體管221-224的源極和第一或第二源極SA、SB之間連接。此外，第一 至第四漏極選擇開(kāi)關(guān)241-244可以選擇性地使用控制信號(hào)控制在第一到第四NMOS晶體管 221-224的漏極和第一或第二漏極端子DA、DB之間的連接。連接到第一源極端子SA和第 一漏極端子DA的NMOS晶體管的部分可以與第一晶體管組相關(guān)聯(lián)，以及連接到第二源極端 子SB和第二漏極端子DB的NMOS晶體管的部分可以與第二晶體管組相關(guān)聯(lián)。差分晶體管 池250的更多細(xì)節(jié)可以如之前進(jìn)行描述。
[0105] 雖然圖8A-8D示出了差分晶體管池包括多個(gè)η型晶體管，本文的教導(dǎo)可適用于使 用P型晶體管或η型和P型晶體管組合的配置。例如，在一個(gè)實(shí)施例中，圖3、圖4和6的第 二差分晶體管組15使用圖8C的NMOS差分晶體管池220的互補(bǔ)PMOS結(jié)構(gòu)來(lái)實(shí)現(xiàn)。在另一 個(gè)實(shí)施方案中，圖5Α的第四差分晶體管池17使用圖8D的NMOS差分晶體管池的互補(bǔ)PMOS 結(jié)構(gòu)來(lái)實(shí)現(xiàn)。在另一個(gè)實(shí)施例中，斬波器放大器包括P型差分輸入晶體管，并包括使用圖8Α 或8Β中的NMOS差分晶體管池的互補(bǔ)PMOS結(jié)構(gòu)來(lái)實(shí)現(xiàn)的差分晶體管池。
[0106] 圖9是斬波電路260的一個(gè)實(shí)施方式的電路圖。輸入斬波電路包括第一至第四斬 波開(kāi)關(guān)251-254。第一至第四斬波開(kāi)關(guān)251-254可用來(lái)斬剁在第一輸入端INl和第二輸入 端ΙΝ2之間接收的輸入信號(hào)，以產(chǎn)生第一輸出OUTl和第二輸出0UT2之間的短切輸出信號(hào)。 圖9的斬波電路260示出了本文所描述的輸入和輸出斬波電路的示例實(shí)施方式。然而，其 他配置也是可能的。
[0107] 第一至第四斬波開(kāi)關(guān)251-254使用斬波時(shí)鐘信號(hào)操縱，其包括第一斬波時(shí)鐘信號(hào) 相位（CLK)和第二斬波時(shí)鐘信號(hào)相位（ΓΕΚ)。例如，第一和第二斬波開(kāi)關(guān)251、252可以在 第一斬波時(shí)鐘信號(hào)相位期間將第一輸入端INl連接到第一輸出OUTl和將第二輸入ΙΝ2連 接到第二輸出0UT2。此外，在第三和第四斬波開(kāi)關(guān)253、254可以在第二斬波時(shí)鐘信號(hào)相位 期間將第一輸入端INl連接到第二輸出0UT2和將第二輸入ΙΝ2連接到第一輸出OUTl。在 某些配置中，第一斬波時(shí)鐘信號(hào)的相位和第二斬波時(shí)鐘信號(hào)的相位可以是不重疊的。
[0108] 在一個(gè)實(shí)施例中，第一至第四斬波開(kāi)關(guān)251-254所使用的MOS晶體管來(lái)實(shí)現(xiàn)，諸 如，NMOS晶體管、PMOS晶體管或它們的組合。
[0109] 圖10是根據(jù)另一實(shí)施例的斬波器放大器310的電路圖。圖10的斬波放大器310 類(lèi)似于圖2中的斬波器放大器50,除了斬波器放大器310示出了一種配置，其中圖2的輸入 斬波電路11和圖2的第一差分晶體管池14被省略，以便采用斬波差分晶體管池304。
[0110] 如圖10所示，斬波差分晶體管池304包括電連接到所述非反相輸入端VIN+的 第一柵極端子、電連接到反相輸入端子VIN的第二柵極端子、經(jīng)配置以接收第一控制信號(hào) CTLl的控制端子、經(jīng)配置以接收斬波時(shí)鐘信號(hào)CLKCH0P的時(shí)鐘端子、經(jīng)配置以從電流源13 接收偏置電流的公共源極端子、電連接到第一PMOS負(fù)載晶體管21的漏極的和到第一PMOS 共源共柵晶體管23的源極的第一漏極端子、和電連接到所述第二PMOS負(fù)載晶體管22的漏 極和所述第二PMOS共源共柵晶體管24的源極的第二漏極端子。
[0111] 在某些實(shí)現(xiàn)中，差分晶體管組可以集成輸入斬波電路以提供斬波差分晶體管池， 這可以相對(duì)于其中斬波放大器包括單獨(dú)的集成輸入斬波電路和差分晶體管池的方案中減 少信號(hào)路徑中的數(shù)字開(kāi)關(guān)。將在下面進(jìn)一步參照?qǐng)D12A-12B描述兩個(gè)示例斬波差分晶體管 池304的實(shí)現(xiàn)。
[0112] 圖11是根據(jù)另一實(shí)施例的斬波器放大器320的電路圖。圖11的斬波放大器320 類(lèi)似于圖10的的斬波放大器310,不同之處在于斬波器放大器310示出了一種配置，其中 圖10的第一和第二PMOS共源共柵晶體管23、24和第一輸出斬波電路12a被省略，以便包 括第二斬波差分晶體管池305,并且其中圖10的第一和第二NMOS負(fù)載晶體管31、32和第二 輸出斬波電路12b都省略了，以便包括第三斬波差分晶體管池的306。
[0113] 如圖11中所示，斬波器放大器的輸入和/或輸出斬波電路可以與一個(gè)或多個(gè)差分 晶體管池集成，從而可以降低在斬波放大器的信號(hào)路徑中的開(kāi)關(guān)數(shù)量。斬波器放大器320 的其它細(xì)節(jié)可以類(lèi)似于之前所描述那些。
[0114] 圖12A是根據(jù)一個(gè)實(shí)施例的斬波差分晶體管池330的電路圖。斬波差分晶體管 池330包括公共源極端子S、第一柵極端子GA、第二柵極端子GB、第一漏極端子DA、第二漏 極端子DB、第一至第四NMOS晶體管121-24、第一至第四漏極選擇開(kāi)關(guān)131-34、第一至第四 柵極選擇開(kāi)關(guān)141-44,以及第一至第四斬波時(shí)鐘信號(hào)控制開(kāi)關(guān)321-24。斬波差分晶體管池 330被配置成接收斬波時(shí)鐘信號(hào)并收具有第一控制位CTL〈1>、二控制位CTL〈2>、第三控制 位CTL〈3>和第四控制位CTL〈4>的控制信號(hào)。差分晶體管池330說(shuō)明了圖10-11的斬差分 晶體管池304的示例實(shí)施方式。
[0115] 圖12A的斬波差分晶體管池330類(lèi)似于圖8A中的的差分晶體管池150,不同之處 在于斬波差分晶體管池330還包括第一至第四斬波時(shí)鐘信號(hào)控制開(kāi)關(guān)321-324,這是用來(lái) 控制第一至第四漏極選擇開(kāi)關(guān)131-134以及第一至第四柵極選擇開(kāi)關(guān)141-144。第一至第 四斬波時(shí)鐘信號(hào)控制開(kāi)關(guān)321-324作為多路復(fù)用器。雖然已說(shuō)明多路轉(zhuǎn)換器的一個(gè)實(shí)施方 式，本領(lǐng)域的普通技術(shù)人員將會(huì)理解，復(fù)用可以用其他方式來(lái)提供。
[0116] 如圖12A所示，第一至第四斬波時(shí)鐘信號(hào)控制開(kāi)關(guān)321-324中的每個(gè)可在第一斬 波時(shí)鐘信號(hào)相位（CLK)和一個(gè)第二斬波時(shí)鐘信號(hào)相位的（ΓΓΚ：)之間選擇斬波時(shí)鐘信號(hào)。 然而，本領(lǐng)域技術(shù)人員將會(huì)理解其它配置都可以使用。
[0117] 第一斬波時(shí)鐘信號(hào)控制開(kāi)關(guān)321可以通過(guò)使用第一控制位CTL〈1>在第一和第二 斬波時(shí)鐘信號(hào)相位之間選擇而產(chǎn)生第一時(shí)鐘信號(hào)CLK〈1>。另外，第二斬波時(shí)鐘信號(hào)控制開(kāi) 關(guān)322可以通過(guò)使用第二控制位CTL〈2>在第一和第二斬波時(shí)鐘信號(hào)相位之間選擇而產(chǎn)生 第二時(shí)鐘信號(hào)CLK〈2>。此外，第三斬波時(shí)鐘信號(hào)控制開(kāi)關(guān)323可以通過(guò)使用第三控制位 CTL〈3>在第一和第二斬波時(shí)鐘信號(hào)相位之間選擇而產(chǎn)生第三時(shí)鐘信號(hào)CLK〈3>。此外，第四 斬波時(shí)鐘信號(hào)控制開(kāi)關(guān)324可以通過(guò)使用第四控制位CTL〈4>在第一和第二斬波時(shí)鐘信號(hào) 相位之間選擇而產(chǎn)生第四時(shí)鐘信號(hào)CLK〈4>。如圖12A所不，第一時(shí)鐘信號(hào)CLK〈1>、第二時(shí) 鐘信號(hào)CLK〈2>、第三時(shí)鐘信號(hào)CLK〈3>和第四時(shí)鐘信號(hào)CLK〈4>可用于控制第一至第四漏極 選擇開(kāi)關(guān)131-134和第一至第四柵極選擇開(kāi)關(guān)141-144的開(kāi)關(guān)操作。
[0118] 圖12B是根據(jù)另一實(shí)施例的個(gè)斬波差分晶體管池350的電路圖。圖12B的斬波差 分晶體管池350類(lèi)似于圖12A的的斬波差分晶體管池330,不同之處在于斬波差分晶體管池 350省略了第一至第四斬波時(shí)鐘信號(hào)控制開(kāi)關(guān)321-324,以便包括組合邏輯355。斬波差分 晶體管池350的附加細(xì)節(jié)可以類(lèi)似于上述的那些。
[0119] 圖13是根據(jù)一個(gè)實(shí)施例校準(zhǔn)斬波放大器的方法500的流程圖。方法500可用于 校準(zhǔn)例如圖1A、2-7、10或11的任何斬波放大器，將被理解的是，本文所討論的方法可以包 括更多或更少的操作。
[0120] 校準(zhǔn)斬波放大器的所說(shuō)明方法500開(kāi)始于塊501，其中一個(gè)或多個(gè)操作條件下分 別對(duì)差分晶體管池的多個(gè)所選晶體管配置觀察斬波放大器的的輸入偏置。斬波器放大器的 輸入偏置可以以各種不同的方式進(jìn)行觀察，包括，例如，通過(guò)觀察放大器的非反相和反相輸 入端之間的差異，或其放大版本，當(dāng)放大器使用負(fù)反饋連接。在某些實(shí)現(xiàn)中，這樣的電壓差 可以在穩(wěn)定的狀態(tài)下操作的斬波時(shí)鐘觀察到。在另一個(gè)實(shí)施例中，斬波器放大器的輸入偏 置是通過(guò)觀察斬波放大器的輸出信號(hào)在斬波頻率的成分的大小變化。
[0121] 在某些實(shí)施方式中，斬波器放大器的輸入偏置是在多個(gè)運(yùn)行條件觀察，包括相同 操作變量中的至少兩個(gè)或多個(gè)值。在至少一個(gè)操作變量的多個(gè)值之間觀察斬波器放大器的 輸入偏置可以用來(lái)確定輸入偏置電壓在操作范圍如何變化。例如，放大器的輸入偏置可以 隨溫度、電源電壓、偏置電流和共模輸入電壓變化或改變。通過(guò)在至少一個(gè)操作變量的兩 個(gè)或更多的值之間觀察輸入偏置電壓，提供相對(duì)小的輸入偏置變化的晶體管結(jié)構(gòu)可以被選 擇。
[0122] 雖然方法500被示為斬波放大器包括一個(gè)差分晶體管池的情況下，斬波器放大器 可以包括多個(gè)差分晶體管池，以及斬波器放大器的偏置量可以為池的每個(gè)選擇晶體管配置 進(jìn)行觀察。在某些實(shí)施方式中，斬波器放大器的輸入偏置對(duì)于多個(gè)差分晶體管池之一的不 同晶體管配置進(jìn)行觀察，而另一差分晶體管池是固定晶體管配置。一旦特定的差分晶體管 池已經(jīng)配置，該方法可以重復(fù)進(jìn)行，直到所有的差分晶體管的池進(jìn)行配置。在其它實(shí)施方式 中，當(dāng)改變兩個(gè)或多個(gè)差分晶體管池的晶體管配置時(shí)，輸入偏置被觀察到。
[0123] 在隨后的塊502,在一個(gè)或多個(gè)操作條件的具有降低或最小偏置的差分晶體管池 的特定晶體管配置被選中。在某些配置中，所選擇的晶體管的配置可以對(duì)應(yīng)于在特定的工 作點(diǎn)具有最小輸入偏置的晶體管配置。然而，在其它配置中，所選擇的晶體管的配置可以對(duì) 應(yīng)于和在多個(gè)操作條件的輸入偏置的相對(duì)小的變化或改變相關(guān)聯(lián)的晶體管配置。例如，所 選擇的晶體管的配置可以對(duì)應(yīng)于晶體管的結(jié)構(gòu)，其中放大器的輸入偏置有大約橫跨溫度變 化、電源電壓、偏置電流和/或共模輸入電壓的最小漂移。在一個(gè)實(shí)施例中，所選擇的晶體 管的配置對(duì)應(yīng)于具有在操作條件范圍內(nèi)大約最小平均平方誤差的的晶體管配置。
[0124] 方法500繼續(xù)到塊503,其中對(duì)應(yīng)于所選擇的晶體管配置的數(shù)據(jù)存儲(chǔ)在可編程存 儲(chǔ)器中，使得斬波放大器與所選擇的晶體管配置操作。
[0125] 在某些實(shí)施方式中，所述可編程存儲(chǔ)器是一種非易失性存儲(chǔ)器集成在芯片上或與 斬波放大器在共同封裝內(nèi)，和非易失性存儲(chǔ)器使用工廠試驗(yàn)數(shù)據(jù)進(jìn)行編程。
[0126] 然而，其它配置是可能的，例如其中斬波器放大器功率校準(zhǔn)過(guò)程中和/或在校準(zhǔn) 周期實(shí)現(xiàn)。
[0127] 圖14是根據(jù)另一實(shí)施例的校準(zhǔn)斬波放大器的方法510的流程圖。該方法510可 用于校準(zhǔn)例如圖1Α、2-7、10或11的任何斬波放大器。
[0128] 校準(zhǔn)斬波放大器的所說(shuō)明的方法510開(kāi)始于塊511，其中在多個(gè)運(yùn)行條件下分別 對(duì)差分晶體管池的多個(gè)差分晶體管組觀察斬波放大器的輸入偏置，所選的晶體管配置對(duì)應(yīng) 于小于差分晶體管池的所有晶體管配置。
[0129] 如上文所描述的，斬波器放大器的輸入偏置可以以各種不同的方式觀察到，并且 可以跨多個(gè)操作條件進(jìn)行觀察，包括兩個(gè)或多個(gè)值或掃描至少一個(gè)操作變量。
[0130] 在圖示的方法510中，對(duì)于差分晶體管池的少于所有可能的晶體管配置觀察輸入 偏置。通過(guò)觀察輸入少于所有可能的晶體管的配置偏置，斬波器放大器的校準(zhǔn)時(shí)間可以減 少。在一個(gè)示例中，確定包括16個(gè)晶體管的差分晶體管池的所有晶體管的輸入偏置可以涉 及16選8或12870個(gè)觀測(cè)。在一個(gè)實(shí)施例中，對(duì)于多個(gè)線性獨(dú)立的晶體管配置觀察輸入偏 置。
[0131] 該方法510繼續(xù)到塊512,其中指示在多個(gè)操作條件下池的晶體管對(duì)輸入偏置的 影響的效果數(shù)據(jù)被確定。在某些配置本文中，可以解決作為矢量的每一個(gè)晶體管的貢獻(xiàn)。此 夕卜，每個(gè)晶體管的貢獻(xiàn)可以被進(jìn)一步分解為若干效果，這本身可以是矢量。在某些配置中， 一個(gè)或多個(gè)效果可有選擇地最小化或減少。在一個(gè)實(shí)施例中，效果數(shù)據(jù)包括多個(gè)矢量，包括 代表在每個(gè)所述多個(gè)操作條件下多個(gè)晶體管對(duì)于輸入偏置電壓的影響的數(shù)據(jù)。
[0132] 在隨后的方框513,效果數(shù)據(jù)用于選擇在多個(gè)操作條件下具有減少的或最小偏置 的差分晶體管池特定配置。差分晶體管池的所選晶體管的配置可以對(duì)應(yīng)于觀察放大器的輸 入偏置的晶體管配置之一或放大器的輸入偏置沒(méi)有觀察到的晶體管配置。在某些實(shí)現(xiàn)中， 提供計(jì)算效果數(shù)據(jù)的矢量的不同組合的線性組合，并且確定具有最小均方長(zhǎng)度的線性組合 而選擇晶體管配置。
[0133] 所述方法510可用來(lái)選擇晶體管配置，可提供跨多個(gè)操作點(diǎn)的低偏置，如溫度、電 源電壓、偏置電流和/或共模輸入電壓。相對(duì)于其中斬波放大器的輸入偏置對(duì)差分晶體管 池的每一個(gè)晶體管配置觀察的方案，該方法510可以涉及較少校準(zhǔn)時(shí)間。
[0134] 該方法510繼續(xù)到塊514,其中對(duì)應(yīng)于所選擇的晶體管的配置數(shù)據(jù)存儲(chǔ)在可編程 存儲(chǔ)器中，使得斬波放大器與所選擇的晶體管配置工作。
[0135] 圖14的方法510的附加細(xì)節(jié)可以類(lèi)似于前面描述的圖13的方法500。
[0136] 前面的描述和權(quán)利要求書(shū)可以指元件或特征"連接"或"耦合"在一起。如本文所 用，除非明確聲明，否則，"連接"的意思是一個(gè)元件/特征被直接或間接地連接到另一個(gè)元 件/特征，而不一定是機(jī)械地。同樣地，除非明確聲明，否則"耦合"的意思是一個(gè)元件/特 征直接或間接地耦合到另一個(gè)元件/特征，而不一定是機(jī)械地。因此，盡管在圖中所示的各 種圖解描繪元件和部件的示例布置，附加中間元件、設(shè)備、特征或組件可以存在于實(shí)際實(shí)施 例中（假設(shè)所描述電路的功能不會(huì)受到影響）。
[0137] 應(yīng)用
[0138] 采用上述方案的設(shè)備可實(shí)施到各種電子設(shè)備。電子設(shè)備的示例可以包括（但不限 于）醫(yī)療成像和監(jiān)測(cè)、消費(fèi)電子產(chǎn)品、消費(fèi)者電子產(chǎn)品、電子測(cè)試設(shè)備等。電子設(shè)備的示例 還可以包括存儲(chǔ)器芯片、存儲(chǔ)器模塊光網(wǎng)絡(luò)或其它通信網(wǎng)絡(luò)，以及磁盤(pán)驅(qū)動(dòng)器電路的電路。 消費(fèi)電子產(chǎn)品可包括（但不限于）移動(dòng)電話、電話、電視、計(jì)算機(jī)監(jiān)視器、計(jì)算機(jī)、手持式計(jì) 算機(jī)、個(gè)人數(shù)字助理（PDA)、微波爐、冰箱、汽車(chē)、立體聲系統(tǒng)、盒式磁帶錄音機(jī)或播放器、DVD 播放器、CD播放器、VCR、MP3播放器、收音機(jī)、攝像機(jī)、照相機(jī)、數(shù)碼相機(jī)、便攜式存儲(chǔ)器芯 片、洗衣機(jī)、干衣機(jī)、洗衣機(jī)/干衣機(jī)、復(fù)印機(jī)、傳真機(jī)、掃描儀、多功能外圍裝置、手表、鐘表 等。此外，該電子裝置可包括未完成的產(chǎn)品。
[0139] 雖然本發(fā)明已在某些實(shí)施例中進(jìn)行了描述，對(duì)本領(lǐng)域普通技術(shù)人員顯而易見(jiàn)的其 它實(shí)施例，包括那些不提供本文所闡述的所有特征和優(yōu)點(diǎn)的實(shí)施例，也在本發(fā)明的范圍內(nèi)。 此外，上述各種實(shí)施例可被組合以提供進(jìn)一步的實(shí)施例。另外，在一個(gè)實(shí)施例中的上下文中 示出的某些特征也可并入其它實(shí)施例中。因此，本發(fā)明的范圍僅通過(guò)參考所附權(quán)利要求書(shū) 限定。
【權(quán)利要求】
1. 一種裝置，包括： 可編程存儲(chǔ)器，被配置成產(chǎn)生第一控制信號(hào)；和 斬波放大器，被配置為放大差分輸入電壓信號(hào)以產(chǎn)生輸出信號(hào)，其中所述斬波器放大 器包括： 第一差分晶體管組，包括選擇電路和多個(gè)晶體管，其中所述選擇電路被配置為基于所 述第一控制信號(hào)而選擇在第一晶體管組中操作的多個(gè)晶體管的第一部分，并且其中所述選 擇電路進(jìn)一步被配置為基于所述第一控制信號(hào)而選擇在第二晶體管組中操作的多個(gè)晶體 管的第二部分， 其中所述斬波器放大器的輸入偏置電壓基于在所述第一和第二晶體管組中晶體管的 選擇有所變化。
2. 根據(jù)權(quán)利要求1所述的裝置，其中，不存在制造偏差，所述多個(gè)晶體管中的每一個(gè)的 驅(qū)動(dòng)強(qiáng)度或幾何形狀實(shí)質(zhì)上相同。
3. 根據(jù)權(quán)利要求1所述的裝置，其中選擇電路被配置為在所述第一和第二晶體管組中 選擇相同數(shù)目的晶體管。
4. 根據(jù)權(quán)利要求1所述的裝置，還包括： 輸入斬波電路，包括第一輸入端、第二輸入端、時(shí)鐘輸入端、第一輸出端和第二輸出端， 其中，所述輸入斬波電路被配置成接收第一和第二輸入端之間的差分輸入電壓信號(hào)，并基 于在時(shí)鐘輸入接收的斬波時(shí)鐘信號(hào)斬切差分輸入電壓信號(hào)， 其中所述差分晶體管池還包括：電連接到所述輸入斬波電路的第一輸出端的第一柵極 輸入，和電連接到所述輸入斬波電路的第二輸出的第二柵極輸入。
5. 根據(jù)權(quán)利要求1所述的裝置，其中，所述第一差分晶體管池的選擇電路包括多個(gè)開(kāi) 關(guān)，并且其中所述多個(gè)開(kāi)關(guān)經(jīng)配置以提供斬波器放大器的輸入斬波操作或輸出斬波操作之 〇
6. 根據(jù)權(quán)利要求1所述的裝置，其中，所述第一差分晶體管組置于沿著所述斬波器放 大器的放大路徑，其中第一差分晶體管池操作，作為斬波放大器的差分輸入晶體管、斬波器 放大器的差分負(fù)載晶體管或斬波放大器的差分共源共柵的晶體管之一。
7. 根據(jù)權(quán)利要求1所述的裝置，還包括第二差分晶體管組，其中，所述第二差分晶體管 組的晶體管配置基于來(lái)自可編程存儲(chǔ)器的第二控制信號(hào)進(jìn)行控制。
8. 根據(jù)權(quán)利要求7所述的裝置，還包括第三差分晶體管組，其中，所述第三差分晶體管 組的晶體管配置基于從可編程存儲(chǔ)器的第三控制信號(hào)進(jìn)行控制， 其中，所述第一差分晶體管池操作作為斬波放大器的差分輸入晶體管， 其中，所述第二差分晶體管池操作作為斬波放大器的差分負(fù)載晶體管，和 其中，所述第三差分晶體管池操作作為斬波放大器的差分共源共柵晶體管。
9. 根據(jù)權(quán)利要求1所述的裝置，其中，所述輸出信號(hào)包括單端輸出電壓信號(hào)。
10. 根據(jù)權(quán)利要求1所述的裝置，還包括集成電路（1C)，其中所述1C包括所述斬波器 放大器和所述可編程存儲(chǔ)器。
11. 根據(jù)權(quán)利要求10所述的裝置，其中，所述可編程存儲(chǔ)器包括存儲(chǔ)于其中的數(shù)據(jù)，其 中所述數(shù)據(jù)與所述第一控制信號(hào)的所選狀態(tài)相關(guān)聯(lián)，其中與第一控制信號(hào)的至少第二狀態(tài) 相比較，所述第一控制信號(hào)的所選狀態(tài)對(duì)應(yīng)于在第一和第二晶體管組中具有較小輸入配置 的多個(gè)晶體管的特定晶體管配置。
12. 根據(jù)權(quán)利要求11所述的裝置，其中，與第一控制信號(hào)的所有其他狀態(tài)相比較，所述 第一控制信號(hào)的所選狀態(tài)對(duì)應(yīng)于在第一和第二晶體管組中具有最小輸入偏置的多個(gè)晶體 管的特定晶體管配置。
13. 根據(jù)權(quán)利要求1所述的裝置，其中，所述第一差分晶體管組置于沿著所述斬波器放 大器的放大路徑，其中，第一差分晶體管池包括多個(gè)晶體管組，其中，每個(gè)所述多個(gè)晶體管 組包括兩個(gè)或更多輸入晶體管、共射共基晶體管或負(fù)載晶體管。
14. 一種校準(zhǔn)斬波放大器的方法，該方法包括： 對(duì)于斬波放大器的第一差分晶體管池的多個(gè)所選晶體管配置的每一個(gè)，觀察斬波放大 器的每一個(gè)的多個(gè)斬波器放大器的輸入偏置電壓，其中，所述第一差分晶體管組包括多個(gè) 晶體管，并且其中所選晶體管配置包括在第一晶體管組和第二組晶體管中的多個(gè)晶體管的 不同組合； 基于所述輸入偏置電壓的觀察而選擇晶體管配置；和 在可編程存儲(chǔ)器中存儲(chǔ)對(duì)應(yīng)于所選晶體管配置的數(shù)據(jù)。
15. 根據(jù)權(quán)利要求14所述的方法，其中，所選晶體管配置包括小于差分晶體管池的所 有可能的晶體管配置。
16. 根據(jù)權(quán)利要求14所述的方法，還包括： 使用輸入偏置電壓的觀察，確定差分晶體管池的每個(gè)晶體管的效果數(shù)據(jù)， 其中，至少部分地基于效果數(shù)據(jù)而選擇晶體管配置。
17. 根據(jù)權(quán)利要求16所述的方法，其中，所選晶體管配置不是來(lái)自多個(gè)所選晶體管配 置。
18. 根據(jù)權(quán)利要求16所述的方法，還包括：對(duì)于多個(gè)操作條件的每一個(gè)，觀察多個(gè)所選 晶體管配置的每一個(gè)的輸入偏置電壓，所述多個(gè)操作條件包括至少一個(gè)操作變量的兩個(gè)或 多個(gè)值。
19. 根據(jù)權(quán)利要求18所述的方法，其中確定效果數(shù)據(jù)包括：確定多個(gè)矢量，包括代表對(duì) 于多個(gè)操作條件的每個(gè)所述多個(gè)晶體管對(duì)輸入偏置電壓的影響的數(shù)據(jù)。
20. 根據(jù)權(quán)利要求19所述的方法，其中，選擇特定組合進(jìn)一步包括：確定具有最小均方 長(zhǎng)度的向量的線性組合。
21. 根據(jù)權(quán)利要求18所述的方法，其中，所述至少一個(gè)操作變量包括溫度、電源電壓、 偏置電流或共模輸入電壓的一個(gè)或多個(gè)。
22. 根據(jù)權(quán)利要求14所述的方法，還包括： 在1C導(dǎo)通時(shí)檢索所存儲(chǔ)的數(shù)據(jù)；和 施加存儲(chǔ)的數(shù)據(jù)，使得斬波放大器使用所選晶體管配置操作。
23. 根據(jù)權(quán)利要求14所述的方法，其中所述第一差分晶體管組置于沿著所述斬波器放 大器的放大路徑，其中，第一差分晶體管池包括多個(gè)晶體管組，其中，每個(gè)所述多個(gè)晶體管 組包括兩個(gè)或更多輸入晶體管、共射共基晶體管或負(fù)載晶體管。
【文檔編號(hào)】H03F3/45GK104426493SQ201410418603
【公開(kāi)日】2015年3月18日 申請(qǐng)日期:2014年8月22日 優(yōu)先權(quán)日:2013年8月23日
【發(fā)明者】周捷, A·J·卡爾布, M·D·萊西格 申請(qǐng)人:美國(guó)亞德諾半導(dǎo)體公司