一種延遲鎖相環(huán)防止錯鎖的電路及方法
【專利摘要】本發(fā)明一種延遲鎖相環(huán)防止錯鎖的電路包括DLL延遲鏈、DLL鑒相器、DLL邏輯控制電路、FB反饋電路、輸入時鐘分頻器和反饋時鐘分頻器；輸入時鐘經DLL延遲鏈延遲后輸出輸出時鐘；輸出時鐘經FB反饋電路后輸出反饋時鐘；DLL鑒相器比較經分頻的輸入時鐘和反饋時鐘的相位；DLL邏輯控制電路根據(jù)相位比較的結果控制DLL延遲鏈產生的輸出時鐘；輸入時鐘分頻器和反饋時鐘分頻器分別用于將輸入時鐘和反饋時鐘二分頻。本發(fā)明所述方法將DLL鑒相器中移位寄存器接入的輸入時鐘和反饋時鐘分別進行分頻處理，原時鐘信號的頻率是分頻后的輸入時鐘和反饋時鐘頻率的兩倍；通過DLL邏輯控制電路控制輸入時鐘的上升沿和反饋時鐘的上升沿對齊。
【專利說明】一種延遲鎖相環(huán)防止錯鎖的電路及方法

【技術領域】
[0001]本發(fā)明涉及一種集成電路，具體為一種延遲鎖相環(huán)防止錯鎖的電路及方法。

【背景技術】
[0002]延遲鎖相環(huán)(Delay—locked Loop,簡稱DLL)技術是在PLL技術上改進得到的，被廣泛應用于時序領域中。它繼承了 PLL電路的鎖相技術，但去掉了 PLL電路內的振蕩器部分，取而代之的是一根延遲量可控制的延遲線。與PLL相比，DLL沒有抖動累加，更小的鎖定時間，環(huán)路濾波器易集成等優(yōu)點。
[0003]現(xiàn)有技術當中，如圖1所示，當輸入時鐘進入DLL延遲鏈，經過延遲后產生輸出時鐘，輸出時鐘經過反饋電路后產生反饋時鐘，輸入時鐘與反饋時鐘在DLL鑒相器進行相位比較后輸出UP或DN的信號到DLL邏輯控制電路去控制DLL延遲鏈的增加或減少，直到輸入時鐘與反饋時鐘的相位對齊。其鎖定過程包括三個狀態(tài):有限狀態(tài)機的狀態(tài)0，如圖2所示:UP = O,反饋時鐘相對于輸入時鐘的延遲時間TdO = tdllmin+tfb,(其中tdllmin是DLL延遲鏈的初始延遲時間，tfb是FB反饋電路的延遲時間)，強制增加DLL延遲鏈的延遲時間tdll ;有限狀態(tài)機的狀態(tài)1，如圖3所示:由UP = O變到UP = I，有限狀態(tài)機從狀態(tài)O進入狀態(tài)l,Tdl = tdll+tfb，強制增加tdll ;有限狀態(tài)機的狀態(tài)2，如圖4所示，由UP = I變到UP = 0，有限狀態(tài)機從狀態(tài)I進入狀態(tài)2，td2 = tdll+tfb = TCK，DLL鎖定。如果DN = 1，減少tdll ;如果UP = 1，增加tdll ;以此來保證反饋時鐘的上升沿和輸入時鐘的上升沿一直是對齊的。
[0004]在此電路執(zhí)行的過程當中，存在如下的問題:由狀態(tài)I跳變到狀態(tài)2的條件是UP=I跳變到UP = O。如果輸入時鐘的上升沿或者反饋時鐘的下降沿有抖動,如圖5所示，UP出現(xiàn)了錯誤的由I跳變到0，狀態(tài)機也會錯誤的由狀態(tài)I跳變到狀態(tài)2，那么就是輸入時鐘的上升沿和反饋時鐘的下降沿對齊，發(fā)生錯鎖，而DLL的目標是輸入時鐘的上升沿和反饋時鐘的上升沿對齊。


【發(fā)明內容】

[0005]針對現(xiàn)有技術中存在的問題，本發(fā)明提供一種結構簡單，不會發(fā)生錯鎖，工作可靠的延遲鎖相環(huán)防止錯鎖的電路及方法。
[0006]本發(fā)明是通過以下技術方案來實現(xiàn):
[0007]本發(fā)明一種延遲鎖相環(huán)防止錯鎖的電路，包括DLL延遲鏈、DLL鑒相器、DLL邏輯控制電路、FB反饋電路、輸入時鐘分頻器和反饋時鐘分頻器；輸入時鐘經DLL延遲鏈延遲后輸出得到輸出時鐘；輸出時鐘經FB反饋電路后輸出反饋時鐘；DLL鑒相器比較經輸入時鐘分頻器分頻的輸入時鐘和經反饋時鐘分頻器分頻的反饋時鐘的相位；DLL邏輯控制電路根據(jù)相位比較的結果控制DLL延遲鏈產生的輸出時鐘；輸入時鐘分頻器和反饋時鐘分頻器分別用于將輸入時鐘和反饋時鐘二分頻。
[0008]優(yōu)選的，輸入時鐘分頻器和反饋時鐘分頻器分別輸出的輸入時鐘和反饋時鐘輸入到DLL鑒相器的移位寄存器中；其中分頻后的反饋時鐘連接到移位寄存器的數(shù)據(jù)端，分頻后的輸入時鐘連接到移位寄存器的時鐘端。
[0009]本發(fā)明一種延遲鎖相環(huán)防止錯鎖的方法，將延遲鎖相環(huán)中DLL鑒相器中移位寄存器接入的輸入時鐘和反饋時鐘分別進行分頻處理，原時鐘信號的頻率是分頻后的輸入時鐘和反饋時鐘頻率的兩倍；然后DLL鑒相器根據(jù)移位寄存器的輸出來輸出增加DLL延遲鏈的信號UP和減少DLL延遲鏈的信號DN，最后通過DLL邏輯控制電路控制使得輸入時鐘的上升沿和反饋時鐘的上升沿對齊。
[0010]與現(xiàn)有技術相比，本發(fā)明具有以下有益的技術效果:
[0011]本發(fā)明通過分別設置的輸入時鐘分頻器和反饋時鐘分頻器分別對輸入時鐘以及反饋時鐘進行分頻處理，將頻率按兩倍縮小，也就是將周期按兩倍增大，從而將原信號中的下降沿對應時刻通過分頻分配到了波峰或波谷中，在每個狀態(tài)變化時刻對應的都是原信號中的上升沿，因此將分頻后的信號進行相位調整后，即使出現(xiàn)了抖動，其原信號中也是輸入時鐘的上升沿和反饋時鐘的上升沿對齊，從而避免了輸入時鐘的上升沿和反饋時鐘的下降沿相遇，完全規(guī)避了 DLL在反饋時鐘的下降沿發(fā)生錯誤的鎖定。
[0012]進一步的，將分頻后的反饋時鐘作為移位寄存器的數(shù)據(jù)端，分頻后的輸入時鐘作為時鐘端；即用分頻后的輸入時鐘來采樣分頻后的反饋時鐘，從而能夠得到分頻后的輸入時鐘和分頻后的反饋時鐘的相位關系，為DLL鑒相器發(fā)出增加DLL延遲鏈的信號UP或減少延遲鏈的信號DN提供判斷依據(jù)。

【專利附圖】

【附圖說明】
[0013]圖1為現(xiàn)有技術中DLL電路結構圖。
[0014]圖2為現(xiàn)有技術DLL鎖定過程中有限狀態(tài)機的狀態(tài)O的工作時序圖。
[0015]圖3為現(xiàn)有技術DLL鎖定過程中有限狀態(tài)機的狀態(tài)I的工作時序圖。
[0016]圖4為現(xiàn)有技術DLL鎖定過程中有限狀態(tài)機的狀態(tài)2的工作時序圖。
[0017]圖5為現(xiàn)有技術DLL鎖定過程中發(fā)生錯鎖時的工作狀態(tài)圖。
[0018]圖6為本發(fā)明中所述電路的結構圖。
[0019]圖7為本發(fā)明中分頻后的狀態(tài)O的工作時序圖。
[0020]圖8為本發(fā)明中分頻后的狀態(tài)I的工作時序圖。
[0021]圖9為本發(fā)明中N位移位寄存器的連接示意圖。

【具體實施方式】
[0022]下面結合具體的實施例對本發(fā)明做進一步的詳細說明，所述是對本發(fā)明的解釋而不是限定。
[0023]本發(fā)明一種延遲鎖相環(huán)防止錯鎖的電路，如圖6所示，包括DLL延遲鏈、DLL鑒相器、DLL邏輯控制電路、FB反饋電路、輸入時鐘分頻器和反饋時鐘分頻器；輸入時鐘經DLL延遲鏈延遲后輸出得到輸出時鐘；輸出時鐘經FB反饋電路后輸出反饋時鐘；DLL鑒相器比較經輸入時鐘分頻器分頻的輸入時鐘和經反饋時鐘分頻器分頻的反饋時鐘的相位；DLL邏輯控制電路根據(jù)相位比較的結果控制DLL延遲鏈產生的輸出時鐘；輸入時鐘分頻器和反饋時鐘分頻器分別用于將輸入時鐘和反饋時鐘的頻率進行二分頻處理，如圖7所示，從各信號的上升沿開始周期擴大2倍，將原信號中的下降沿對應時刻通過分頻分配到了波峰或波谷中，在每個狀態(tài)變化時刻對應的都是原信號中的上升沿，因此將分頻后的信號進行相位調整后，即使出現(xiàn)了抖動，其原信號中也是輸入時鐘的上升沿和反饋時鐘的上升沿對齊，從而避免了輸入時鐘的上升沿和反饋時鐘的下降沿相遇，完全規(guī)避了 DLL在反饋時鐘的下降沿發(fā)生錯誤的鎖定。
[0024]如圖9所示，輸入時鐘分頻器和反饋時鐘分頻器分別輸出的輸入時鐘和反饋時鐘輸入到DLL鑒相器的N位的移位寄存器中；其中分頻后的反饋時鐘連接到移位寄存器的數(shù)據(jù)端，分頻后的輸入時鐘連接到移位寄存器的時鐘端。即用分頻后的輸入時鐘來采樣分頻后的反饋時鐘，從而能夠得到分頻后的輸入時鐘和分頻后的反饋時鐘的相位關系，移位寄存器的輸出SR〈N:0>即體現(xiàn)了該相位關系，如圖9所示，為DLL鑒相器發(fā)出增加DLL延遲鏈的信號UP或減少延遲鏈的信號DN提供判斷依據(jù)。
[0025]本發(fā)明一種延遲鎖相環(huán)防止錯鎖的方法，將延遲鎖相環(huán)中DLL鑒相器接入的輸入時鐘和反饋時鐘分別進行分頻處理，原時鐘信號的頻率是分頻后的輸入時鐘和反饋時鐘頻率的兩倍；然后DLL鑒相器根據(jù)移位寄存器的輸出信號來輸出增加延遲鏈的信號UP和減少延遲鏈的信號DN，最后通過DLL邏輯控制電路控制使得輸入時鐘的上升沿和反饋時鐘的上升沿對齊，得到如圖8所示的對齊后的狀態(tài)圖。
[0026]當本發(fā)明一種延遲鎖相環(huán)防止錯鎖的電路按本發(fā)明所述的方法開始工作時，如圖9所示，本實例以8位移位寄存器為例進行說明。
[0027]狀態(tài)機的狀態(tài)0，N位移位寄存器的輸出為00000000，強制增加tdll ;如圖7所示。
[0028]狀態(tài)機的狀態(tài)1，N位的移位寄存器的輸出SR〈N: 0>由00000000變?yōu)?0000111，其中由O變I的位數(shù)由濾波器的位數(shù)決定，Tdl = tdll+tfb = tck，其中Tdl是狀態(tài)I下反饋時鐘相對與輸入時鐘的延遲時間，tdll是DLL延遲鏈的延遲時間，tfb是FB反饋電路的延遲時間，tck是輸入時鐘的頻率；DLL鎖定；如圖8所示。N位的移位寄存器的輸出SR〈N:0>體現(xiàn)了分頻后的輸入時鐘和分頻后的反饋時鐘的相位關系。
[0029]如果DN= 1，減少tdll ;如果UP= 1，增加tdll ;以此來保證反饋時鐘的上升沿和輸入時鐘的上升沿對齊。
[0030]避免了輸入時鐘的上升沿和反饋時鐘的下降沿相遇，從而避免了 DLL錯誤的鎖定在反饋時鐘的下降沿。
【權利要求】
1.一種延遲鎖相環(huán)防止錯鎖的電路，其特征在于，包括DLL延遲鏈、DLL鑒相器、DLL邏輯控制電路、FB反饋電路、輸入時鐘分頻器和反饋時鐘分頻器；輸入時鐘經DLL延遲鏈延遲后輸出得到輸出時鐘；輸出時鐘經FB反饋電路后輸出反饋時鐘；DLL鑒相器比較經輸入時鐘分頻器分頻的輸入時鐘和經反饋時鐘分頻器分頻的反饋時鐘的相位；DLL邏輯控制電路根據(jù)相位比較的結果控制DLL延遲鏈產生的輸出時鐘；輸入時鐘分頻器和反饋時鐘分頻器分別用于將輸入時鐘和反饋時鐘二分頻。
2.根據(jù)權利要求1所述的一種防止錯鎖的延遲鎖相環(huán)，其特征在于，輸入時鐘分頻器和反饋時鐘分頻器分別輸出的輸入時鐘和反饋時鐘輸入到DLL鑒相器的移位寄存器中；其中分頻后的反饋時鐘連接到移位寄存器的數(shù)據(jù)端，分頻后的輸入時鐘連接到移位寄存器的時鐘端。
3.—種延遲鎖相環(huán)防止錯鎖的方法，其特征在于，將延遲鎖相環(huán)中DLL鑒相器中移位寄存器接入的輸入時鐘和反饋時鐘分別進行分頻處理，原時鐘信號的頻率是分頻后的輸入時鐘和反饋時鐘頻率的兩倍；然后DLL鑒相器根據(jù)移位寄存器的輸出來輸出增加DLL延遲鏈的信號UP和減少DLL延遲鏈的信號DN，最后通過DLL邏輯控制電路控制使得輸入時鐘的上升沿和反饋時鐘的上升沿對齊。
【文檔編號】H03L7/08GK104253610SQ201410521479
【公開日】2014年12月31日 申請日期:2014年9月30日 優(yōu)先權日:2014年9月30日
【發(fā)明者】亞歷山大 申請人:山東華芯半導體有限公司