一種帶復位結構的高速主從型d觸發(fā)器的制造方法
【專利摘要】本發(fā)明公開了一種帶復位結構的高速主從型D觸發(fā)器，包括主鎖存器、從鎖存器和用于復位上拉PMOS管。本發(fā)明對傳統(tǒng)帶復位結構的主從型DFF理論分析影響建立保持時間的因素，進行結構改進和參數(shù)優(yōu)化，降低DFF的建立保持時間，提高DFF的性能，在保持電路工作穩(wěn)定性的同時提高了DFF的工作速度，從而提高數(shù)字系統(tǒng)電路的工作頻率。與傳統(tǒng)主從式DFF觸發(fā)器電路相比，本發(fā)明結構的DFF建立保持時間之和降低了近63％，有明顯優(yōu)勢。此外，相對于傳統(tǒng)DFF，本發(fā)明結構版圖面積大大降低，因此本發(fā)明結構的DFF電路兼顧了速度和面積兩個優(yōu)勢。
【專利說明】一種帶復位結構的高速主從型D觸發(fā)器

【技術領域】
[0001] 本發(fā)明設計一種帶有復位結構的高速主從型D觸發(fā)器，屬于數(shù)字信號【技術領域】。

【背景技術】
[0002] 隨著CMOS集成電路技術的飛速發(fā)展，單個芯片上集成規(guī)模越來越大，而且時鐘頻 率飛速增加，對各種電路的速度有著較高的要求。計時、計數(shù)數(shù)字電路作為集成系統(tǒng)中幾乎 是必不可少的一部分，其速度直接影響系統(tǒng)性能。由于VLSI技術的不斷進步，數(shù)字系統(tǒng)的 運行速度要求不斷提高。觸發(fā)器是數(shù)字系統(tǒng)中常用的一種元器件，其性能對整個系統(tǒng)的性 能影響很大。目前許多觸發(fā)器研究和應用中都是以D觸發(fā)器為基礎進行的，對DFF的速度 有更高的要求。
[0003] 時間-數(shù)字轉換電路（TDC)就是一種重要的計時電路，其組成主要是計數(shù)器，計數(shù) 器通過統(tǒng)計固定周期脈沖信號的周期個數(shù)，該數(shù)值與周期相乘，實現(xiàn)時間的數(shù)字量化，計數(shù) 器主要由D觸發(fā)器并配以少量的組合邏輯門電路組成。傳統(tǒng)的同步或異步加法計數(shù)器加 法，受進位鏈延遲的限制，當計數(shù)位數(shù)增加，計數(shù)器難以工作在高頻計數(shù)時鐘下。目前，高速 高精度計數(shù)器的應用場合日漸增多，如果將面積因素考慮在內(nèi)，普通的加減法計數(shù)器均不 能滿足要求。
[0004] 線性反饋移位計數(shù)器（LFSR)是一種重要的計數(shù)電路，尤其是在高速集成電路領 域備受青睞。LFSR計數(shù)器，其只用到了 D觸發(fā)器和異/同或門，所以延時不依賴于計數(shù)器的 位數(shù)，僅與單個DFF與同或門的延時相關。普通的DFF因建立保持時間較長，隨之帶來的問 題就是計數(shù)器的速度下降以及誤碼率的增加。
[0005] 數(shù)字集成電路中，D觸發(fā)器種類繁多，按照邏輯功能的不同，觸發(fā)器可分為RS，JK、 D和T觸發(fā)器等多種類型，按照電路結構的不同，又可分為主從型結構、靈敏放大器型結構 和維持阻塞結構等。不同類型的D觸發(fā)器，性能優(yōu)越性側重點也各不相同。實際工作中，因 TDC工作頻率通常較高，且數(shù)據(jù)鎖存時刻的隨機性，不可避免的出現(xiàn)時鐘信號沿與結點狀態(tài) 的跳變沿過分靠近。在這兩種條件因素的共同影響下，結合DFF的建立、保持時間較大這一 內(nèi)因，導致數(shù)據(jù)鎖存的誤碼率增加，限制了電路可靠性的提高。在DFF的相關參數(shù)中，建立、 保持時間是最為重要的兩個參數(shù)，也是影響DFF可靠性的關鍵參數(shù)，低建立、保持時間的設 計對DFF進行數(shù)據(jù)快速存儲應用十分重要。


【發(fā)明內(nèi)容】

[0006] 發(fā)明目的：針對上述存在的不足，本發(fā)明提供一種帶有復位結構的高速主從型D 觸發(fā)器，降低D觸發(fā)器的建立保持時間，保證了較小的版圖面積。
[0007] 技術方案：為實現(xiàn)上述目的，本發(fā)明采用的技術方案為：
[0008] -種帶復位結構的高速主從型D觸發(fā)器，包括結構相同的主鎖存器和從鎖存器； 其中主鎖存器包括第一傳輸門TG1，第一反相器INV3,第一 PMOS管MP1，第一反饋INVl ;從 鎖存器包括：第二傳輸門TG2,第二反相器INV4,第二PMOS管MP2,第二反饋INV2 ;
[0009] 所述第一傳輸門TGl包括一號PMOS管和一號NMOS管；一號POMS管的源極連接一 號NMOS管的源極作為第一傳輸門的輸入；一號PMOS管的漏極連接一號NMOS管的漏極作為 第一傳輸門的輸出，所述第一傳輸門的輸出端連接到第一反相器INV3的輸入端；
[0010] 所述第一反相器INV3包括二號PMOS管和二號NOMS管，其中二號PMOS管的柵極 連接二號NMOS管的柵極形成反相器的輸入；二號PMOS管的漏極連接二號NMOS管的漏極形 成反相器的輸出；所述第一反相器INV3的輸出連接到從鎖存器中的第二傳輸門TG2的輸入 端；二號PMOS管的源極連接電源VDD，二號NMOS管的漏極接地；
[0011] 所述第一 PMOS管MPl，它的源極連接電源，柵極連接復位信號RB，漏極連接第一反 相器INV3的輸入端；
[0012] 所述第一反饋INVl采用三態(tài)門，其輸入端連接第一反相器INV3的輸出端，輸出端 連接第一反相器INV3的輸入端；
[0013] 其中所述第一傳輸門TGl中的一號PMOS管的柵極連接第二時鐘信號CKP，一號 NMOS管的柵極連接第一時鐘信號CKB ;其中第二傳輸門TG2中的PMOS管的柵極連接第一時 鐘信號CKB，NMOS管的柵極連接第二時鐘信號CKP ;所述第一反饋INVl的第一控制信號端 連接第一時鐘信號CKB，第二控制信號端連接第二時鐘信號CKP ;所述第二反饋INV2中的第 一控制信號端連接第二時鐘信號CKP，第二控制信號端連接第一時鐘信號CKB ;
[0014] 第一時鐘信號CKB是時鐘信號CK經(jīng)過第三反相器INV5的輸出信號，第二時鐘信 號CKP是第一時鐘信號CKB經(jīng)過第四反相器INV6的輸出信號；第三反相器INV5由三號 PMOS管和三號NMOS管構成，三號PMOS管的柵極連接三號NMOS管的柵極形成第三反相器 INV5輸入端，三號PMOS管的漏極連接三號NMOS管的漏極形成第三反相器INV5輸出端，并 且輸出端連接到第四反相器INV6的輸入端；三號PMOS管的源極連接電源VDD，三號NMOS管 的漏極接地；第四反相器INV6的結構與第三反相器INV5結構相同。
[0015] 進一步的，第二PMOS管MP2的尺寸是二號NMOS管的尺寸4-6倍。
[0016] 有益效果：
[0017] (1)現(xiàn)有的主從型D觸發(fā)器結構中，由于采用與非門復位方式，而與非門的延遲時 間較大，大大增加了 DFF的建立保持時間。本發(fā)明中復位信號為低電平有效，因此將復位結 構直接采用PMOS上拉開關管可以減少建立保持時間；并且不采用NMOS下拉開關管，否則還 需增加反相器，就會帶來面積的增加。
[0018] (2)與現(xiàn)有技術中的反相器加傳輸門的結構相比，使用三態(tài)門作為反饋不僅可節(jié) 省部分面積，而且源漏共享可以降低版圖互連線的寄生電容，從而降低邏輯門電路的傳輸 延遲。
[0019] (3)與現(xiàn)有的主從型D觸發(fā)器相比，本發(fā)明提出的一種D觸發(fā)器，結構更為精簡，建 立保持時間更低，版圖面積更小，復位結構簡單，更適用于在高速計數(shù)器的使用。
[0020] (4)第二PMOS管MP2的尺寸是二號NMOS管的尺寸4-6倍。若小于4倍，則會因為 第一反相器INV3的二號NMOS放電太快，使得第二反相器INV4的輸入端為低電平；若大于 6倍，則會帶來相應的寄生電容較大，影響速度。

【專利附圖】

【附圖說明】
[0021] 圖1為數(shù)字單元庫中傳統(tǒng)帶復位結構的D觸發(fā)器。
[0022] 圖2為結構精簡用與非門復位的D觸發(fā)器。
[0023] 圖3為進一步改進主從型D觸發(fā)器。
[0024] 圖4為兩種形式的三態(tài)門電路結構。
[0025] 圖5為建立保持時間仿真方法示意圖。
[0026] 圖6為高低電平建立保持時間情況。
[0027] 圖7為D觸發(fā)器工作時序圖。

【具體實施方式】
[0028] 下面結合附圖對本發(fā)明作更進一步的說明。
[0029] -種帶復位結構的高速主從型D觸發(fā)器，包括結構相同的主鎖存器和從鎖存器； 其中主鎖存器包括第一傳輸門TG1，第一反相器INV3,第一 PMOS管MP1，第一反饋INVl ;從 鎖存器包括：第二傳輸門TG2,第二反相器INV4,第二PMOS管MP2,第二反饋INV2 ;
[0030] 第一傳輸門TGl包括一號PMOS管和一號NMOS管；一號POMS管的源極連接一號 NMOS管的源極作為第一傳輸門的輸入；一號PMOS管的漏極連接一號NMOS管的漏極作為第 一傳輸門的輸出，第一傳輸門的輸出端連接到第一反相器INV3的輸入端；
[0031] 第一反相器INV3包括二號PMOS管和二號NOMS管，其中二號PMOS管的柵極連接 二號NMOS管的柵極形成反相器的輸入；二號PMOS管的漏極連接二號NMOS管的漏極形成反 相器的輸出；第一反相器INV3的輸出連接到從鎖存器中的第二傳輸門TG2的輸入端；二號 PMOS管的源極連接電源VDD，二號NMOS管的漏極接地；
[0032] 第一 PMOS管MPl，它的源極連接電源，柵極連接復位信號RB，漏極連接第一反相器 INV3的輸入端；
[0033] 第一反饋INVl采用三態(tài)門，其輸入端連接第一反相器INV3的輸出端，輸出端連接 第一反相器INV3的輸入端；
[0034] 其中第一傳輸門TGl中的一號PMOS管的柵極連接第二時鐘信號CKP，一號NMOS管 的柵極連接第一時鐘信號CKB ;其中第二傳輸門TG2中的PMOS管的柵極連接第一時鐘信號 CKB，NMOS管的柵極連接第二時鐘信號CKP ;第一反饋INVl的第一控制信號端連接第一時鐘 信號CKB，第二控制信號端連接第二時鐘信號CKP ;第二反饋INV2中的第一控制信號端連接 第二時鐘信號CKP，第二控制信號端連接第一時鐘信號CKB ;
[0035] 第一時鐘信號CKB是時鐘信號CK經(jīng)過第三反相器INV5的輸出信號，第二時鐘信 號CKP是第一時鐘信號CKB經(jīng)過第四反相器INV6的輸出信號；第三反相器INV5由三號 PMOS管和三號NMOS管構成，三號PMOS管的柵極連接三號NMOS管的柵極形成第三反相器 INV5輸入端，三號PMOS管的漏極連接三號NMOS管的漏極形成第三反相器INV5輸出端，并 且輸出端連接到第四反相器INV6的輸入端；三號PMOS管的源極連接電源VDD，三號NMOS管 的漏極接地；第四反相器INV6的結構與第三反相器INV5結構相同。
[0036] 首先需要針對傳統(tǒng)的主從型DFF電路結構，分析清楚建立、保持時間形成的機理， 以及在特定建立、保持時間下形成誤碼的機制，找到不發(fā)生誤碼的工作條件，并通過仿真測 試獲得DFF建立保持時間的仿真結果，與理論分析進行對比。在此基礎上，提出降低建立保 持時間的DFF結構設計，再進行結構改進和參數(shù)優(yōu)化，以獲得滿足要求D觸發(fā)器。
[0037] 建立時間（setup time)是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變 的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被寫入觸發(fā)器；保持時間（hold time)是指在觸發(fā)器的時鐘信號上升沿來以后，數(shù)據(jù)穩(wěn)定不變的時間，如果保持時間不夠， 數(shù)據(jù)同樣不能被寫入觸發(fā)器。對于不同的結構，其產(chǎn)生建立、保持時間的機理不同。
[0038] 如圖1所示主從型DFF結構，其建立時間由主鎖存器Latch的相關延遲時間決定， 即輸入信號經(jīng)過4個門的延遲傳輸后，以輸入信號反相的形式建立在與非門NANDl的輸出 端。此時，當時鐘沿信號達到，使第四傳輸門TG4導通后，該傳輸門兩端的電壓值相等，因此 Latch環(huán)路可立刻將環(huán)路中的結點狀態(tài)鎖存。數(shù)據(jù)穩(wěn)定不變的時間在時鐘沿到來前的4個 門延遲時間以上，就可確保數(shù)據(jù)鎖存無誤，由此得到該電路的建立時間為：
[0039] Tsetup = tinv7+ttg3+tinv8+tnandl (1)
[0040] 其中TsetuP是建立時間，tinv7信號經(jīng)過第七反相器INV7的時間，t tg3信號經(jīng)過第三 傳輸門TG3的時間，tinv8信號經(jīng)過第八反相器INV8的時間，t nandl信號經(jīng)過與非門NANDl的 時間；
[0041] 根據(jù)電路時序上主、從鎖存器配合的工作方式，當DFF滿足建立時間的要求后，第 一級主鎖存Latch構成閉環(huán)（保存狀態(tài)）并與外部輸入斷開，此時輸入端口可以隨意變化， 無需繼續(xù)保持原有的狀態(tài)，因為當?shù)谝患壍闹麈i存與外部斷開后，外部的輸入信號無論如 何變化，不會被讀入到主鎖存器中，因此可以隨意變化。同時主鎖存斷開后，從所存器工作， 可將主鎖存的數(shù)據(jù)傳輸?shù)絈端；保持時間Thold = 0。因此，對于主從式Latch構成的電路 結構，其保持時間通?？梢詼p小到〇。
[0042] 根據(jù)上述分析，減小D觸發(fā)器建立、保持時間，可從兩方面考慮，一是結構上的精 簡，減少主回路上反相器和傳輸門的個數(shù)，根據(jù)公式（1)可以有效地降低建立保持時間；二 是參數(shù)上的優(yōu)化，在結構精簡的基礎上，優(yōu)化反相器或傳輸門中MOS管的寬長比，可以有效 的減小節(jié)點寄生電容，從而降低傳輸延遲，達到降低建立、保持時間的目的。
[0043] 如圖2所示，因為電路結構中減少了一個反相器，因此建立時間隨之減少一個反 相器的延遲（對于TSMC 0. 35 μ m工藝下，一個反相器的的延遲約為60-70ps)，建立保持時 間的公式,修改為式（2):
[0044] Tsetup = ttg3+tnandl+tinv7 (2)
[0045] 圖2所示D觸發(fā)器電路結構中，由于采用與非門復位方式，而與非門的延遲時間較 大，大大增加了 DFF的建立保持時間。復位信號為低電平有效，本發(fā)明將復位結構采用PMOS 上拉開關管，而不采用NMOS下拉開關管，否則還需增加反相器，就會帶來面積的增加。
[0046] 如圖3所不的D觸發(fā)器結構：工作原理如下，當復位信號RB為高電平時，第一PMOS 管MPl和第二PMOS管MP2關斷，主鎖存器和從鎖存器正常工作，鎖存數(shù)據(jù)，當復位信號RB 為低電平時，第一 PMOS管MPl和第二PMOS管MP2導通，強制第一反相器INV3和第二反相 器INV4的輸入端為" 1"，使輸入端Q為"0"，到達復位目的。帶復位結構DFF將建立保持時 間又縮小了一個與非門的延遲，建立保持時間變?yōu)槭剑?)。而且MOS管的個數(shù)減少2個，面 積也得到了縮減。但結構上的更改，可能會帶來一些性能上不穩(wěn)定的，因此在實際使用中， 要格外注意，通過合理設計MOS管參數(shù)，完全可以將不穩(wěn)定因素降到最低。
[0047] Tsetup = ttgl+tinv3 (3)
[0048] 其中tinv3信號經(jīng)過第一反相器INV3的時間，ttgl信號經(jīng)過第一傳輸門TGl的時間；
[0049] 如圖3所示的DFF，當復位信號RB低電平有效時，第一 PMOS管MPl和第二PMOS管 MP2同時導通，使得第二傳輸門TG2左端為低電平，右端為高電平，如果此時第二傳輸門TG2 導通，那么第二PMOS管MP2灌入的電流一部分就會通過第二傳輸門TG2和第一反相器INV3 中的二號NMOS管流向地，在本發(fā)明中如果第二PMOS管MP2尺寸偏小，而第一反相器INV3 中二號NMOS管尺寸偏大，就會造成第二反相器INV4輸入節(jié)點被拉低，使得無法正常復位， 或者復位時間較長。
[0050] 由于NMOS管的遷移率是PMOS管的2-3倍，電流相等的時候，PMOS管的尺寸應該是 NMOS管尺寸的2-3倍，為了避免本發(fā)明中第二PMOS管MP2尺寸偏小，第一反相器INV3中二 號NMOS管尺寸偏大，造成第二反相器INV4輸入節(jié)點被拉低，使得無法正常復位，或者復位 時間較長問題的發(fā)生，因此必須將第二PMOS管MP2的尺寸放大，令其是第一反相器INV3中 二號NMOS管的尺寸4-6倍；若放大的尺寸小于4倍，則會因為第一反相器INV3的二號NMOS 放電太快，使得第二反相器INV4的輸入端為低電平；若放大的尺寸大于6倍，則會帶來相應 的寄生電容較大，影響速度為了減小DFF的建立保持時間。第一反相器INV3延遲亦較低， 所以第一反相器INV3中MOS管尺寸亦較小，以較小輸出節(jié)點寄生電容。以TSMC 0.35 μ m 工藝為例，所有MOS管取最小柵長0· 35 μ m，第一反相器INV3中二號NMOS管柵寬取1 μ m， 那么第二PMOS管MP2的柵寬取4-6 μ m，在保證可以成功復位的同時，亦不會增加面積。
[0051] 圖3所示的DFF中，主鎖存器和從鎖存器中，反饋支路上第一反饋INVl和第二 INV2均采用了三態(tài)門結構，其MOS管級電路如圖4所示。
[0052] 圖4所示的三態(tài)門中，兩PMOS管共用1次源漏、兩NMOS管共用1次源漏，即共用2 次源漏，在相同的寬長比（W/L)條件下，與反相器加傳輸門的結構相比，不僅可節(jié)省部分面 積，而且源漏共享可以降低版圖互連線的寄生電容，從而降低邏輯門電路的傳輸延遲。
[0053] 圖4中的時鐘Clkb信號為時鐘信號elk經(jīng)過反相器后的信號，數(shù)據(jù)信號D在三態(tài) 門中使能信號Clk與Clkb有效時，進行數(shù)據(jù)傳輸，輸出數(shù)據(jù)Y。
[0054] 圖4中的兩種不同結構的三態(tài)門，門控開關頻率超過數(shù)據(jù)變化頻率時，則選取更 快變化的傳輸門開關更靠近輸出端口的結構；相反，則選取變化更快的數(shù)據(jù)控制的PUN和 PDN管更靠近輸出端口的結構。在TDC中，通常時鐘頻率變化更快，選擇圖4中的第一種結 構。在構成線性反饋移位計數(shù)器時，需要將DFF進行級聯(lián)，本級DFF在復位過程中，第一PMOS 管MPl會通過第一傳輸門TGl與上一級的DFF發(fā)生上述分析情況，因此第一 PMOS管MPl管 的尺寸設計需參考MP2管尺寸的設計考慮。
[0055] 上述分析是對傳統(tǒng)型帶復位結構的DFF進行結構上的精簡和改進，對于具體參數(shù) 的優(yōu)化和選擇，需要通過軟件的仿真。因此下面介如何仿真DFF的建立保持時間。
[0056] 根據(jù)建立時間（setup time)的定義，其仿真方法是在D邊沿信號到來后，產(chǎn)生CK 沿信號，通過調(diào)節(jié)D-CK的時間間隔，使其不斷接近建立時間，直到CK信號無法正確觸發(fā)輸 入狀態(tài)為止。如圖5 (e)所不為仿真建立時間時的D、CK輸入信號。
[0057] 根據(jù)保持時間（hold time)的定義，其仿真方法是在D邊沿信號變化之前，產(chǎn)生CK 沿信號，通過調(diào)節(jié)CK-D的時間間隔，使其不斷接近保持時間，直到CK信號無法正確觸發(fā)輸 入狀態(tài)為止。
[0058] 如圖5(f)所示為仿真保持時間時的D、CK輸入波形。若D、CK信號不滿足建立、保 持時間的時序關系，則輸出Q端會產(chǎn)生錯誤。當輸入數(shù)據(jù)頻率提高時，建立、保持時間在整 個數(shù)據(jù)周期中所占比重增大，更容易出現(xiàn)誤碼情況。
[0059] DFF的建立保持時間在鎖存高電平和低電平時都會存在建立、保持時間的問題，但 是其中會有一定的聯(lián)系。如圖6所示，為四種建立保持時間的呈現(xiàn)方式。雖然建立保持時 間存在四種呈現(xiàn)方式，但實際上它們是成對出現(xiàn)的。以（a)、（b)情況為例，當高電平的建立 時間Trisesetup > 0時，若時鐘信號CK與輸入信號D不滿足Trisesetup，則Q端會輸出低 電平，導致數(shù)據(jù)鎖存錯誤，在這種情況下，高電平的保持時間Tfallhold = 0 ;當Tfallhold > 0時，若CK與D信號不滿足Tfal Ihold，則Q端會輸出高電平，導致數(shù)據(jù)鎖存錯誤，在這種 情況下，Trisesetup = 0。可以看出Trisesetup、Tfallhold之間存在一定的關系，兩者不 會同時存在，其中必有一個為〇或兩個都為0。（c)、（d)的情況與（a)、（b)相同，也具有上 述關系。
[0060] 根據(jù)公式（3)，參數(shù)上的優(yōu)化，主要是降低第一傳輸門TGl和第一反相器INV3的延 遲，首先降低其自身的內(nèi)部擴散電容、互連線電容和扇出電容，細致的版圖設計有助于減少 擴散電容和互連線電容；其次是增加晶體管的寬長比，增加充放電電流，但是增加晶體管尺 寸也增加了擴散電容，因而增加了負載電容，一旦本征電容（即擴散電容）超過由連線和扇 出形成的外部負載，增加門的尺寸就不再有助于減小延遲，參數(shù)優(yōu)化必須參考以上兩點，通 過軟件的仿真，以及合理的版圖布局，最終確定帶復位結構的低建立、保持時間的高速D觸 發(fā)器。
[0061] 以TSMC 0.35 μ m工藝為仿真工藝庫文件，對本發(fā)明提出的DFF進行仿真驗證，其 中數(shù)據(jù)信號頻率為250MHz，時鐘信號為100MHz，仿真結果如圖7所示，當復位信號RB為高 電平時，D觸發(fā)器正常鎖存數(shù)據(jù)，當RB變?yōu)榈碗娖綍r，輸出Q端復位，輸出"0"。依次對圖1 主從型DFF，圖2主從型DFFl和圖3主從型DFF2所示的D觸發(fā)器結構進行建立、保持時間 的仿真對比，以及所用MOS管個數(shù)的對比，如表1所示。
[0062] 表1觸發(fā)器建立保持時間比較

【權利要求】
1. 一種帶復位結構的高速主從型D觸發(fā)器，其特征在于：包括結構相同的主鎖存器 和從鎖存器；其中主鎖存器包括第一傳輸門TG1，第一反相器INV3,第一 PMOS管MP1，第一 反饋INV1 ;從鎖存器包括：第二傳輸門TG2,第二反相器INV4,第二PMOS管MP2,第二反饋 INV2 ； 所述第一傳輸門TG1包括一號PMOS管和一號NMOS管；一號POMS管的源極連接一號 NM0S管的源極作為第一傳輸門的輸入；一號PMOS管的漏極連接一號NM0S管的漏極作為第 一傳輸門的輸出，所述第一傳輸門的輸出端連接到第一反相器INV3的輸入端； 所述第一反相器INV3包括二號PMOS管和二號N0MS管，其中二號PMOS管的柵極連接 二號NM0S管的柵極形成反相器的輸入；二號PMOS管的漏極連接二號NM0S管的漏極形成反 相器的輸出；所述第一反相器INV3的輸出連接到從鎖存器中的第二傳輸門TG2的輸入端； 二號PMOS管的源極連接電源VDD，二號NM0S管的漏極接地； 所述第一 PMOS管MP1，它的源極連接電源，柵極連接復位信號RB，漏極連接第一反相器 INV3的輸入端； 所述第一反饋INV1采用三態(tài)門，其輸入端連接第一反相器INV3的輸出端，輸出端連接 第一反相器INV3的輸入端； 其中所述第一傳輸門TG1中的一號PMOS管的柵極連接第二時鐘信號CKP，一號NM0S管 的柵極連接第一時鐘信號CKB ;其中第二傳輸門TG2中的PMOS管的柵極連接第一時鐘信號 CKB，NM0S管的柵極連接第二時鐘信號CKP ;所述第一反饋INV1的第一控制信號端連接第一 時鐘信號CKB，第二控制信號端連接第二時鐘信號CKP ;所述第二反饋INV2中的第一控制信 號端連接第二時鐘信號CKP，第二控制信號端連接第一時鐘信號CKB ; 第一時鐘信號CKB是時鐘信號CK經(jīng)過第三反相器INV5的輸出信號，第二時鐘信號CKP 是第一時鐘信號CKB經(jīng)過第四反相器INV6的輸出信號；第三反相器INV5由三號PMOS管和 三號NM0S管構成，三號PMOS管的柵極連接三號NM0S管的柵極形成第三反相器INV5輸入 端，三號PMOS管的漏極連接三號NM0S管的漏極形成第三反相器INV5輸出端，并且輸出端 連接到第四反相器INV6的輸入端；三號PMOS管的源極連接電源VDD，三號NM0S管的漏極 接地；第四反相器INV6的結構與第三反相器INV5結構相同。
2. 根據(jù)權利要求1所述的一種帶復位結構的高速主從型D觸發(fā)器，其特征在于：第二 PMOS管MP2的尺寸是二號NM0S管的尺寸4-6倍。
【文檔編號】H03K3/3562GK104333351SQ201410539314
【公開日】2015年2月4日 申請日期:2014年10月13日 優(yōu)先權日:2014年10月13日
【發(fā)明者】吳金, 許其羅, 姚群, 暢靈庫, 郭義龍, 鄭麗霞, 孫偉鋒 申請人:東南大學