基于cmos工藝的qc-bc12電路的制作方法
【專利摘要】本發(fā)明創(chuàng)造了一種把QC轉(zhuǎn)換為BC12的電路，該電路由四個(gè)閾0.5的NMOS管、一個(gè)閾1.5的NMOS管、一個(gè)閾2.5的NMOS管、四個(gè)閡-0.5的PMOS管、一個(gè)閾-1.5的PMOS管和一個(gè)閾-2.5的PMOS管組成；本發(fā)明的價(jià)值在于：該轉(zhuǎn)換電路在確保QC有用信息不丟失的前提下，將QC信號轉(zhuǎn)換為易于識別和使用的BC12信號；這樣一方面可以使用QC信號驅(qū)動(dòng)基于BC12信號的數(shù)字電路，另一方面解決了QC與BC12間的兼容問題；另外，由于該轉(zhuǎn)換電路把識別難度大的QC轉(zhuǎn)換為了易識別的BC12，所以可采用該轉(zhuǎn)換電路和簡單的BC12識別電路來組成QC的識別電路，這樣可降低QC應(yīng)用電路的復(fù)雜度，進(jìn)而有助于QC的推廣應(yīng)用。
【專利說明】基于CMOS工藝的QC-BC12電路
【技術(shù)領(lǐng)域】 [0001] 本發(fā)明設(shè)及一種將四值時(shí)鐘（Quaternary Clock, QC)轉(zhuǎn)換為二值時(shí)鐘 炬inary Clock, BC)的 CMOS 電路。
【背景技術(shù)】 [0002] 數(shù)字電路系統(tǒng)包含時(shí)鐘子系統(tǒng)，而時(shí)鐘子系統(tǒng)又分為時(shí)鐘分布網(wǎng)絡(luò)和 觸發(fā)器兩部分W?，F(xiàn)有技術(shù)的時(shí)鐘子系統(tǒng)為二值時(shí)鐘子系統(tǒng)。而多值信號具有信息量大的 特點(diǎn)b-w，例如，四值時(shí)鐘信號QC在一個(gè)周期內(nèi)有六次跳變（邊沿）而傳統(tǒng)的二值時(shí)鐘 BC在一個(gè)周期內(nèi)只有兩次跳變。由于前者在一個(gè)周期內(nèi)的邊沿?cái)?shù)是后者的S倍，所W數(shù)字 電路使用四值時(shí)鐘有利于降低系統(tǒng)功耗W。另外，四值信號等多值信號比二值信號更適合 與下一代多值的新型納米電子器件設(shè)計(jì)數(shù)字電路系統(tǒng)b'73。例如，2012年首次報(bào)道的新型 場效應(yīng)管孤G-孤CFET?由于具有四個(gè)工作狀態(tài)而更適合用于設(shè)計(jì)和實(shí)現(xiàn)四值邏輯電路W。 因此，四值時(shí)鐘也將更適合與多值的納米電子器件設(shè)計(jì)數(shù)字電路系統(tǒng)?；谒闹禃r(shí)鐘的優(yōu) 點(diǎn)，目前已經(jīng)有文獻(xiàn) 【背景技術(shù)】 [4-6]對四值時(shí)鐘進(jìn)行了一定的應(yīng)用研究。在研究四值時(shí)鐘應(yīng)用的過 程中，出現(xiàn)了 W下兩個(gè)問題；一、與二值時(shí)鐘的兼容問題；二、如何高效地識別和利用四值 時(shí)鐘，使四值時(shí)鐘的應(yīng)用電路盡可能簡單的問題。目前，現(xiàn)有數(shù)字電路中的鎖存器、觸發(fā)器 等時(shí)序部件幾乎都是基于二值時(shí)鐘而設(shè)計(jì)的，而非四值時(shí)鐘。該樣會(huì)出現(xiàn)使用四值時(shí)鐘的 數(shù)字系統(tǒng)與使用二值時(shí)鐘的數(shù)字系統(tǒng)在進(jìn)行同步數(shù)據(jù)交換時(shí)兩者時(shí)鐘信號不兼容的問題。 解決該問題的難點(diǎn)在于；四值時(shí)鐘的六次邊沿既要得到充分利用，又要能驅(qū)動(dòng)使用二值時(shí) 鐘的數(shù)字系統(tǒng)進(jìn)行工作。不解決該問題，四值時(shí)鐘就難W得到深入而廣泛的應(yīng)用，其低功耗 等優(yōu)勢也難W顯現(xiàn)。另外，由于四值時(shí)鐘有四個(gè)電平值和六種跳變沿，所W檢測和識別四值 時(shí)鐘要難于傳統(tǒng)的二值時(shí)鐘。如何使四值時(shí)鐘易于識別和使用，使其識別和應(yīng)用電路盡可 能簡單，是四值時(shí)鐘應(yīng)用的第二個(gè)問題。
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【發(fā)明內(nèi)容】
[0013] 針對上述四值時(shí)鐘QC應(yīng)用中出現(xiàn)的問題，本發(fā)明的任務(wù)就是在保持四 值時(shí)鐘QC優(yōu)勢即充分利用四值時(shí)鐘六次跳變的前提下，來解決四值時(shí)鐘QC與二值時(shí)鐘BC 間的兼容問題，和四值時(shí)鐘難識別的問題。
[0014] 為完成發(fā)明任務(wù)，本發(fā)明創(chuàng)造了一種把四值時(shí)鐘QC轉(zhuǎn)換為二值時(shí)鐘BC的CMOS電 路。該電路在保持時(shí)鐘邊沿?cái)?shù)不變的前提下將四值時(shí)鐘QC的六種跳變沿轉(zhuǎn)換為二值時(shí)鐘 BC的兩種跳變沿。
[0015] 本發(fā)明采取的技術(shù)方案是；首先，結(jié)合相關(guān)研究文獻(xiàn)對四值時(shí)鐘QC的電平邏輯值 進(jìn)行分類總結(jié)；然后，在保持時(shí)鐘的邊沿?cái)?shù)不變的前提下，把四值時(shí)鐘QC的四種電平邏輯 值轉(zhuǎn)換為兩種電平邏輯值；最后，根據(jù)傳輸電壓開關(guān)理論用M0S管實(shí)現(xiàn)將四值時(shí)鐘QC轉(zhuǎn)換 為二值時(shí)鐘BC的電路。該電路輸出的二值時(shí)鐘BC -方面可用于驅(qū)動(dòng)傳統(tǒng)基于二值時(shí)鐘的 數(shù)字電路，解決了四值時(shí)鐘QC的兼容問題；另一方面，輸出的二值時(shí)鐘BC只有兩個(gè)電平值， 用一個(gè)電平闊值就可W識別，解決了四值時(shí)鐘QC難識別的問題。
[0016] 上述的將四值時(shí)鐘QC轉(zhuǎn)換為二值時(shí)鐘BC的電路包含如下技術(shù)特征：
[0017] A、該電路的輸入信號為一個(gè)四值時(shí)鐘QC，其電平邏輯值為0、1、2和3,四值時(shí)鐘的 切換次序?yàn)? - 1 一2 - 3 - 2 - 1 一0;
[0018] B、該電路的輸出信號為一個(gè)二值時(shí)鐘BC，其電平邏輯值為1和2,二值時(shí)鐘的切換 次序?yàn)?一 2 - 1 ;
[0019] C、當(dāng)四值時(shí)鐘QC輸入0或2時(shí)，二值時(shí)鐘BC輸出電平邏輯值1 ;
[0020] D、當(dāng)四值時(shí)鐘QC輸入1或3時(shí)，二值時(shí)鐘BC輸出電平邏輯值2。
[0021] 具有上述技術(shù)特征的電路能把切換次序?yàn)? - 1 一 2 - 3 - 2 - 1 一 0的四值時(shí) 鐘QC轉(zhuǎn)換為切換次序?yàn)? 一 2 - 1的二值時(shí)鐘BC。從該電路的輸入輸出信號可W看出，在 一定時(shí)間段內(nèi)，兩種時(shí)鐘的邊沿?cái)?shù)相同，而且輸出的二值時(shí)鐘BC比輸入的四值時(shí)鐘QC易于 識別。因此，本發(fā)明采用包含上述技術(shù)特征的技術(shù)方案可W完成本次的發(fā)明任務(wù)。
[0022] 根據(jù)上述的技術(shù)特征和傳輸電壓開關(guān)理論可W獲得上述時(shí)鐘轉(zhuǎn)換電路的開 關(guān)級函數(shù)表達(dá)式，如式（1)所示，其輸入和輸出信號分別為四值時(shí)鐘QC和二值時(shí)鐘BC。
[002引 BC = 1* (QC°. 5+1' 5qc ? QC2' 5) #2* (°' 5qC ? QCi' 5+2' 5qc) . (1)
[0024] 為易于用MOS管實(shí)現(xiàn)式（1)，對其進(jìn)行開關(guān)級的表達(dá)式變換。變換后的開關(guān)級函數(shù) 表達(dá)式如式（2)所示。
[0025]
【權(quán)利要求】
1. 一種將四值時(shí)鐘轉(zhuǎn)換為二值時(shí)鐘的CMOS電路，它有一個(gè)四值時(shí)鐘輸入端（QC)和一 個(gè)二值時(shí)鐘輸出端（BC)，該電路的特征在于：它包括四個(gè)閾0. 5的NM0S管（Nl、N3、N4和 N5)、一個(gè)閾 1. 5 的NM0S管（N6)、一個(gè)閾 2. 5 的NM0S管（N2)、四個(gè)閾-0. 5 的PM0S管（P1、 P2、P3 和P4)、一個(gè)閾-1. 5 的PMOS(P6)管和一個(gè)閾-2. 5 的PM0S管（P5)，所述M0S管P1、 ?2、？5、？6、附、吧、財(cái)、陽和呢的柵極與電路輸入端（0〇相接，1?)5管？2、？5和？6的源極 與電平邏輯值3的電壓源相接，N2、N5和N6的源極與電源地相接，N1和P1的源極與電平 邏輯值1的電壓源相接，N4和P3的源極與電平邏輯值2的電壓源相接，P2和N2的漏極與 N3的柵極相接，N3的源極與N1的漏極相接，P3的漏極與P4的源極相接，P5和N5的漏極與 P3的柵極相接，P6和N6的漏極與P4的柵極相接，Pl、P4、N3和N4的漏極相接作為電路的 輸出端（BC);其功能是把一個(gè)周期內(nèi)電平邏輯值切換次序?yàn)?- 1 - 2 - 3 - 2 - 1 - 0 的四值時(shí)鐘轉(zhuǎn)換為一個(gè)周期內(nèi)電平邏輯值切換次序?yàn)? - 2 - 1的二值時(shí)鐘輸出。
2. 根據(jù)權(quán)利要求1所述的四值時(shí)鐘轉(zhuǎn)換二值時(shí)鐘的電路，其特征在于：在一個(gè)CMOS電 路中，能把四值時(shí)鐘電平邏輯值〇和2轉(zhuǎn)換為二值時(shí)鐘電平邏輯值1且能把四值時(shí)鐘電平 邏輯值1和3轉(zhuǎn)換為二值時(shí)鐘電平邏輯值2 ;其電路開關(guān)級表達(dá)式為
【文檔編號】H03K19/0948GK104485943SQ201410648018
【公開日】2015年4月1日 申請日期:2014年11月14日 優(yōu)先權(quán)日:2014年11月14日
【發(fā)明者】郎燕峰 申請人:浙江工商大學(xué)