用于時鐘變換的qc-bc01電路模塊的制作方法
【專利摘要】本發(fā)明創(chuàng)造了一種把QC轉(zhuǎn)換為BC01的電路，該電路由四個閾0.5的NMOS管、三個閡1.5的NMOS管、一個閾2.5的NMOS管、兩個閾-0.5的PMOS管、一個閾-1.5的PMOS管和一個閾-2.5的PMOS管組成；本發(fā)明的價值在于：該轉(zhuǎn)換電路在確保QC有用信息不丟失的前提下，將QC信號轉(zhuǎn)換為易于識別和使用的BC01信號；這樣一方面可以使用QC信號驅(qū)動基于BC01信號的數(shù)字電路，另一方面解決了QC與BC01間的兼容問題；另外，由于該轉(zhuǎn)換電路把識別難度大的QC轉(zhuǎn)換為了易識別的BC01，所以可采用該轉(zhuǎn)換電路和簡單的BC01識別電路來組成QC的識別電路，這樣可降低QC應(yīng)用電路的復(fù)雜度，進而有助于QC的推廣應(yīng)用。
【專利說明】用于時鐘變換的QC-BC01電路模塊
【技術(shù)領(lǐng)域】 [0001] 本發(fā)明涉及一種將四值時鐘（Quaternary Clock，QC)轉(zhuǎn)換為二值時鐘 (Binary Clock，BC)的 CMOS 電路。
【背景技術(shù)】 [0002] 數(shù)字電路系統(tǒng)包含時鐘子系統(tǒng)，而時鐘子系統(tǒng)又分為時鐘分布網(wǎng)絡(luò)和 觸發(fā)器兩部分 【背景技術(shù)】 [1]?，F(xiàn)有技術(shù)的時鐘子系統(tǒng)為二值時鐘子系統(tǒng)。而多值信號具有信息量大的 特點 【背景技術(shù)】 [2_ 6]，例如，四值時鐘信號QC在一個周期內(nèi)有六次跳變（邊沿） 【背景技術(shù)】 [6]，而傳統(tǒng)的二值時鐘 BC在一個周期內(nèi)只有兩次跳變。由于前者在一個周期內(nèi)的邊沿數(shù)是后者的三倍，所以數(shù)字 電路使用四值時鐘有利于降低系統(tǒng)功耗 【背景技術(shù)】 [6]。另外，四值信號等多值信號比二值信號更適合 與下一代多值的新型納米電子器件設(shè)計數(shù)字電路系統(tǒng) 【背景技術(shù)】 [6' 7]。例如，2012年首次報道的新型 場效應(yīng)管QDG-QDCFET?由于具有四個工作狀態(tài)而更適合用于設(shè)計和實現(xiàn)四值邏輯電路 【背景技術(shù)】 [7]。 因此，四值時鐘也將更適合與多值的納米電子器件設(shè)計數(shù)字電路系統(tǒng)。基于四值時鐘的優(yōu) 點，目前已經(jīng)有文獻 【背景技術(shù)】 [4-6]對四值時鐘進行了一定的應(yīng)用研究。在研究四值時鐘應(yīng)用的過 程中，出現(xiàn)了以下兩個問題：一、與二值時鐘的兼容問題；二、如何高效地識別和利用四值 時鐘，使四值時鐘的應(yīng)用電路盡可能簡單的問題。目前，現(xiàn)有數(shù)字電路中的鎖存器、觸發(fā)器 等時序部件幾乎都是基于二值時鐘而設(shè)計的，而非四值時鐘。這樣會出現(xiàn)使用四值時鐘的 數(shù)字系統(tǒng)與使用二值時鐘的數(shù)字系統(tǒng)在進行同步數(shù)據(jù)交換時兩者時鐘信號不兼容的問題。 解決該問題的難點在于：四值時鐘的六次邊沿既要得到充分利用，又要能驅(qū)動使用二值時 鐘的數(shù)字系統(tǒng)進行工作。不解決該問題，四值時鐘就難以得到深入而廣泛的應(yīng)用，其低功耗 等優(yōu)勢也難以顯現(xiàn)。另外，由于四值時鐘有四個電平值和六種跳變沿，所以檢測和識別四值 時鐘要難于傳統(tǒng)的二值時鐘。如何使四值時鐘易于識別和使用，使其識別和應(yīng)用電路盡可 能簡單，是四值時鐘應(yīng)用的第二個問題。
[0003] 參考文獻：
[0004] [l]Kim C. , Kang S. M. , A low-swing clock double-edge triggered flip-flop[J]· IEEE Journal of Solid-State Circuits,2002,37 (5) :648-652.
[0005] [2]ffu X. , Prosser F. Design of ternary CMOS circuits based on transmission function theory[J], International Journal of Electronics,1988, 65(5) :891-905.
[0006] [3]Prosser F. , Wu X. , Chen X. , CMOS Ternary Fl ip-Flops&Their Applications [J].IEE Proceedings on Computer&Digital Techniques,1988,135(5)： 266-272.
[0007] [4]夏銀水，吳訓(xùn)威，多值時鐘與并列式多拍多值觸發(fā)器[J]，電子學(xué)報，1997， 25(8) :52-54.
[0008] [5]Xia Y. S. , Wang L. Y. , Almaini A. E. A. , A Novel Multiple-Valued CMOS Flip-Flop Employing Multiple-Valued Clock[J], Journal of Computer Science and Technology,2005, 20(2) :237-242.
[0009] [6]Lang Y. -F. , Shen J. -Z. , A general structure of all-edges-triggered flip-flop based on multivalued clock[J], International Journal of Electronics, 2013,100(12) :1637-1645.
[0010] [7]Supriya Karmakar, Design of quaternary logic circuit using quantum dot gate-quantum dot channel FET(QDG-QDCFET) [J], International Journal of Electronics,2014,101(10) :1427-1442.
[0011] [8] Jain, F. , Karmakar, S. , Chan, P. -Y. , Suarez, E. , Gogna, M. , Chandy, J., &Heller, E. Quantum Dot Channel (QDC)Field-Effect Transistors (FETs) using II-VI barrier layers[J]. Journal of Electronic Materials,2012,41(10),2775-2784.

【發(fā)明內(nèi)容】
[0012] 針對上述四值時鐘QC應(yīng)用中出現(xiàn)的問題，本發(fā)明的任務(wù)就是在保持四 值時鐘QC優(yōu)勢即充分利用四值時鐘六次跳變的前提下，來解決四值時鐘QC與二值時鐘BC 間的兼容問題，和四值時鐘難識別的問題。
[0013] 為完成發(fā)明任務(wù)，本發(fā)明創(chuàng)造了一種把四值時鐘QC轉(zhuǎn)換為二值時鐘BC的CMOS電 路。該電路在保持時鐘邊沿數(shù)不變的前提下將四值時鐘QC的六種跳變沿轉(zhuǎn)換為二值時鐘 BC的兩種跳變沿。
[0014] 本發(fā)明采取的技術(shù)方案是：首先，結(jié)合相關(guān)研究文獻對四值時鐘QC的電平邏輯值 進行分類總結(jié)；然后，在保持時鐘的邊沿數(shù)不變的前提下，把四值時鐘QC的四種電平邏輯 值轉(zhuǎn)換為兩種電平邏輯值；最后，根據(jù)傳輸電壓開關(guān)理論用MOS管實現(xiàn)將四值時鐘QC轉(zhuǎn)換 為二值時鐘BC的電路。該電路輸出的二值時鐘BC -方面可用于驅(qū)動傳統(tǒng)基于二值時鐘的 數(shù)字電路，解決了四值時鐘QC的兼容問題；另一方面，輸出的二值時鐘BC只有兩個電平值， 用一個電平閾值就可以識別，解決了四值時鐘QC難識別的問題。
[0015] 上述的將四值時鐘QC轉(zhuǎn)換為二值時鐘BC的電路包含如下技術(shù)特征：
[0016] A、該電路的輸入信號為一個四值時鐘QC，其電平邏輯值為0、1、2和3,四值時鐘的 切換次序為0 - 1 - 2 - 3 - 2 - 1 - 0;
[0017] B、該電路的輸出信號為一個二值時鐘BC，其電平邏輯值為0和1，二值時鐘的切換 次序為0 - 1 - 0 ;
[0018] C、當(dāng)四值時鐘QC輸入0或2時，二值時鐘BC輸出電平邏輯值0 ;
[0019] D、當(dāng)四值時鐘QC輸入1或3時，二值時鐘BC輸出電平邏輯值1。
[0020] 具有上述技術(shù)特征的電路能把切換次序為0- 1 - 2 - 3 - 2 - 1 - 0的四值時 鐘QC轉(zhuǎn)換為切換次序為0 - 1 - 0的二值時鐘BC。從該電路的輸入輸出信號可以看出，在 一定時間段內(nèi)，兩種時鐘的邊沿數(shù)相同，而且輸出的二值時鐘BC比輸入的四值時鐘QC易于 識別。因此，本發(fā)明采用包含上述技術(shù)特征的技術(shù)方案可以完成本次的發(fā)明任務(wù)。
[0021] 根據(jù)上述的技術(shù)特征和傳輸電壓開關(guān)理論[2'3]，可以獲得上述時鐘轉(zhuǎn)換電路的開 關(guān)級函數(shù)表達式，如式（1)所示，其輸入和輸出信號分別為四值時鐘QC和二值時鐘BC。
[0022] BC = 0* (QC05+1.5QC · QC2.5) #1* (0.5QC · QC1.5+2.5QC) · (1)
[0023] 為易于用MOS管實現(xiàn)式（1)，對其進行開關(guān)級的表達式變換。變換后的開關(guān)級函數(shù) 表達式如式（2)所示。
[0025] 根據(jù)式⑵可知，需要用到四個閾0.
【權(quán)利要求】
1. 一種將四值時鐘轉(zhuǎn)換為二值時鐘的CMOS電路，它有一個四值時鐘輸入端（QC)和一 個二值時鐘輸出端（BC)，該電路的特征在于：它包括四個閾0. 5的NMOS管（Nl、N3、M和 N8)、三個閾1. 5的NMOS管（N2、N5和N7)、一個閾2. 5的NMOS管（N6)、兩個閾-0. 5的PMOS 管（Pl和P2)、一個閾-1. 5的PMOS管（P3)和一個閾-2. 5的PMOS管（P4)，所述MOS管P2、 N6、N5、N2、P3、N7、P4和N8的柵極與電路輸入端（QC)相接，MOS管P2、P3和P4的源極與電 平邏輯值3的電壓源相接，Nl、N2、N6、N7和N8的源極與電源地相接，M和N5的源極與電 平邏輯值1的電壓源相接，P2和N6的漏極與N3的柵極相接，N3的源極與N2的漏極相接， N4的漏極與Pl的源極相接，P3和N7的漏極與M的柵極相接，P4和N8的漏極與Pl和Nl 的柵極相接，Pl、NI、N3和N5的漏極相接作為電路的輸出端（BC);其功能是把一個周期內(nèi) 電平邏輯值切換次序為〇-1 - 2 - 3 - 2-1 - 0的四值時鐘轉(zhuǎn)換為一個周期內(nèi)電平邏 輯值切換次序為〇 - 1 - 〇的二值時鐘輸出。
2. 根據(jù)權(quán)利要求1所述的四值時鐘轉(zhuǎn)換二值時鐘的電路，其特征在于：在一個CMOS電 路中，能把四值時鐘電平邏輯值〇和2轉(zhuǎn)換為二值時鐘電平邏輯值0且能把四值時鐘電平 邏輯值1和3轉(zhuǎn)換為二值時鐘電平邏輯值1 ;其電路開關(guān)級表達式為
【文檔編號】H03K5/13GK104333355SQ201410648086
【公開日】2015年2月4日 申請日期:2014年11月14日 優(yōu)先權(quán)日:2014年11月14日
【發(fā)明者】郎燕峰 申請人:浙江工商大學(xué)