一種傳輸管電流?；旌线壿嬰娐返闹谱鞣椒?br> 【專利摘要】本發(fā)明公開了一種傳輸管電流?；旌线壿嬰娐?，包括電壓擺幅控制電路和混合邏輯門電路，通過第三PMOS管和第四PMOS管構(gòu)成電流模的上拉電阻網(wǎng)絡(luò)，第八NMOS管作為獨(dú)立電流源，而第五NMOS管和第六NMOS管是邏輯賦值塊，由此將傳輸管和電流模結(jié)構(gòu)結(jié)合起來實(shí)現(xiàn)混合邏輯電路，混合邏輯電路保留了電流模的上拉電阻網(wǎng)絡(luò)和獨(dú)立電流源結(jié)構(gòu)，邏輯賦值塊由傳輸管結(jié)構(gòu)代替，通過控制傳輸管電流?；旌线壿嬰娐返妮斎胄盘?hào)來實(shí)現(xiàn)不同的門電路邏輯功能，如異或/同或門；在不影響電路功能的情況下，采用傳輸管電流模技術(shù)能有效降低電路的功耗，相對(duì)于現(xiàn)有電流模及傳統(tǒng)邏輯電路，功耗以及功耗延時(shí)積大幅度降低，本發(fā)明在SMIC130nm工藝下，采用超閾值技術(shù)后具有很好的高頻低功耗效果。
【專利說明】一種傳輸管電流?；旌线壿嬰娐?br>
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明提出了一種傳輸管電流模（CPL-MCML)結(jié)構(gòu)電路，尤其是涉及一種傳輸管 電流?；旌线壿嬰娐贰?br>
【背景技術(shù)】
[0002] 集成電路設(shè)計(jì)領(lǐng)域涉及CMOS電路的功耗已經(jīng)成為巨大的挑戰(zhàn)之一，近年來隨著 芯片工藝技術(shù)的迅速發(fā)展，芯片的特征尺寸由微米級(jí)到深亞微米級(jí)再進(jìn)入納米級(jí)。在2013 年，工藝28納米（含32和28納米）的芯片流片在數(shù)量上突破了 500家，而今年剛剛上市的 蘋果手機(jī)，其A8芯片就內(nèi)含20億顆晶體管，工藝從28nm微縮到20nm，明顯降低了晶體管的 尺寸。CMOS電路的工藝尺寸在縮小，但集成度、工作速度和漏功耗的增長指數(shù)在不斷提高， 這些都將導(dǎo)致芯片的總功耗急劇增大，從而減小芯片的總功耗已成為急需解決的關(guān)鍵技術(shù) 問題。芯片功耗的急劇增加已經(jīng)引起了諸多的問題。譬如，功耗密度的增大會(huì)引起溫度大 幅升高致使器件可靠性降低，從而導(dǎo)致芯片的穩(wěn)定性下降，也給封裝和散熱帶來問題。芯片 的功耗大帶來的另外一個(gè)問題是能源浪費(fèi)和環(huán)境污染。目前，能源節(jié)約與資源綜合利用已 經(jīng)成為經(jīng)濟(jì)和社會(huì)發(fā)展的一項(xiàng)長遠(yuǎn)戰(zhàn)略方針，降低功耗具有現(xiàn)實(shí)的經(jīng)濟(jì)與社會(huì)效益。
[0003] 近些年來興起的電流模技術(shù)就是為解決低功耗問題而提出來的，同傳統(tǒng)結(jié)構(gòu)電路 相比，電流模電路具有高速、低功耗、抗干擾能力強(qiáng)等特點(diǎn)，特別適合在混合集成電路系統(tǒng) 中應(yīng)用，而且功率與開關(guān)頻率無關(guān)，所以在高頻下使用能降低功耗。對(duì)于傳統(tǒng)的差分傳輸 管邏輯電路，它的好處在于只需要較少的晶體管就可以實(shí)現(xiàn)給定的功能，具有模塊化特點(diǎn)， 屬于靜態(tài)門類型，能有效避免噪聲干擾，但傳輸管結(jié)構(gòu)會(huì)造成電路輸出閾值損失，電壓擺幅 大，且隨著工作頻率的提高，功耗也隨之增加，不適用于高速集成電路。但如果結(jié)合電流模 的高速、低功耗特點(diǎn)，在電流模模塊中添加進(jìn)傳輸管結(jié)構(gòu)，這樣構(gòu)成的混合邏輯結(jié)構(gòu)理論上 可以收獲比原有結(jié)構(gòu)更好地低功耗效果。
[0004] 應(yīng)用了超閾值技術(shù)的電路最大的特點(diǎn)就是電源電壓介于近閾值電壓與標(biāo)準(zhǔn)電壓 之間，電路通過減小電源電壓能夠直接有效地降低電路的功耗。雖然在電路性能上來說，超 閾值電路略遜色于傳統(tǒng)CMOS電路，但完全能夠滿足中等性能系統(tǒng)的要求。
[0005] 綜合以上信息，對(duì)于傳輸管電流?；旌线壿嫷难绣尺€屬于空白。鑒此，從實(shí)現(xiàn)電路 成本、電路性能改善（例如面積、速度、功耗等）等方面考慮，設(shè)計(jì)一種傳輸管電流?；旌线?輯電路具有重要意義。


【發(fā)明內(nèi)容】

[0006] 本發(fā)明所要解決的技術(shù)問題是提供一種在保證電路性能的情況下，可以有效減小 電路功耗和功耗延時(shí)積（PDP)的傳輸管電流?；旌线壿嬰娐?。本發(fā)明的傳輸管電流?；旌?邏輯電路在實(shí)現(xiàn)復(fù)雜邏輯功能，如異或/同或門時(shí)，具有明顯的低功耗特性。
[0007] 本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為：一種傳輸管電流?；旌线壿嬰?路，包括電壓擺幅控制電路和混合邏輯門電路；
[0008] 所述的電壓擺幅控制電路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS 管、第三NM0S管和第一運(yùn)算放大器，所述的第一PM0S管的源極、所述的第一PM0S管的襯 底、所述的第二PMOS管的源極、所述的第二PMOS管的襯底和所述的第一NMOS管的柵極均 接入電源，所述的第一NMOS管的襯底、所述的第二NMOS管的襯底、所述的第三NMOS管的襯 底和所述的第三NMOS管的源極均接地，所述的第一PMOS管的漏極、所述的第一NMOS管的 漏極和所述的第一運(yùn)算放大器的同相輸入端相連接，所述的第二NMOS管的柵極和所述的 第一運(yùn)算放大器的反相輸入端連接且其連接端為所述的電壓擺幅控制電路的第一信號(hào)輸 入端，所述的第二PMOS管的漏極與所述的第二NMOS管的漏極連接，所述的第一NMOS管的 源極、所述的第二NMOS管的源極和所述的第三NMOS管的漏極連接，所述的第三NMOS管的 柵極為所述的電壓擺幅控制電路的第二信號(hào)輸入端，所述的第一PMOS管的柵極、所述的第 二PMOS管的柵極和所述的第一運(yùn)算放大器的輸出端連接且其連接端為所述的電壓擺幅控 制電路的信號(hào)輸出端；
[0009] 所述的混合邏輯門電路包括第三PMOS管、第四PMOS管、第四匪0S管、第五NMOS 管、第六NMOS管、第七NMOS管、第八NMOS管，所述的第三PMOS管的源極、所述的第三PMOS 管的襯底、所述的第四PMOS管的源極和所述的第四PMOS管的襯底均接入電源，所述的第四 NMOS管的襯底、所述的第五NMOS管的襯底、所述的第六NMOS管的襯底、所述的第七NMOS管 的襯底、所述的第八NMOS管的襯底和所述的第八NMOS管的源極均接地，所述的第三PMOS 管的柵極和所述的第四PMOS管的柵極均與所述的電壓擺幅控制電路的信號(hào)輸出端相連 接，所述的第八NMOS管的柵極與所述的電壓擺幅控制電路的第二信號(hào)輸入端連接，所述的 第四NMOS管的柵極、所述的第五NMOS管的源極和所述的第六NMOS管的源極連接，所述的 第五NMOS管的漏極為所述的傳輸管電流模混合邏輯電路的第一信號(hào)輸入端，所述的第六 NMOS管的柵極為所述的傳輸管電流模混合邏輯電路的第二信號(hào)輸入端，所述的第六NMOS 管的漏極為所述的傳輸管電流模混合邏輯電路的第三信號(hào)輸入端，所述的第五NMOS管的 柵極為所述的傳輸管電流?；旌线壿嬰娐返牡谒男盘?hào)輸入端，所述的第四NMOS管的源極、 所述的第七NMOS管的源極均與所述的第八NMOS管的漏極相連接，所述的第四PMOS管的漏 極和所述的第七NMOS管的漏極相連接且其連接端為所述的傳輸管電流?；旌线壿嬰娐返?第一信號(hào)輸出端，所述的第三PMOS管的漏極、所述的第四NMOS管的漏極和所述的第七NMOS 管的柵極相連接且其連接端為所述的傳輸管電流模混合邏輯電路的第二信號(hào)輸出端。
[0010] 所述的第一NMOS管、所述的第二NMOS管、所述的第四NMOS管、所述的第五NMOS 管、所述的第六NMOS管和所述的第七NMOS管均為NMOS標(biāo)準(zhǔn)工藝下最小溝道長度的晶體 管，所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管和所述的第四PMOS管的 寬長比小于1，所述的第三NMOS管和所述的第八NMOS管的寬長比大于1 ;該結(jié)構(gòu)在在保證 延時(shí)和輸出波形正常的情況下，可進(jìn)一步降低邏輯電路的功耗。
[0011] 所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管和所述的第四 PMOS管的寬長比均為.28/. 39u，所述的第三NMOS管和所述的第八NMOS管的寬長比均 為.52/. 13u;該結(jié)構(gòu)進(jìn)一步使混合邏輯電路的功耗明顯下降。
[0012] 所述的傳輸管電流模混合邏輯電路的第一信號(hào)輸入端接入第一輸入信號(hào)，所述 的傳輸管電流模混合邏輯電路的第二信號(hào)輸入端接入第二輸入信號(hào)，所述的傳輸管電流 ?；旌线壿嬰娐返牡谌盘?hào)輸入端接入第一輸入信號(hào)的反相信號(hào)，所述的傳輸管電流?；?合邏輯電路的第四信號(hào)輸入端接入第二輸入信號(hào)的反信號(hào)，所述的傳輸管電流?；旌线壿?電路為異或/同或復(fù)合門電路。該結(jié)構(gòu)相對(duì)于現(xiàn)有的異或/同或復(fù)合門電路具有明顯的低 功耗特性。
[0013] 與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)通過第三PMOS管和第四PMOS管構(gòu)成電流模（即 MCML)的上拉電阻網(wǎng)絡(luò)，第八NMOS管作為獨(dú)立電流源，而第五NMOS管和第六NMOS管是邏輯 賦值塊，由此將傳輸管和電流模結(jié)構(gòu)結(jié)合起來實(shí)現(xiàn)混合邏輯電路，混合邏輯電路保留了電 流模（即MCML)的上拉電阻網(wǎng)絡(luò)和獨(dú)立電流源結(jié)構(gòu)，邏輯賦值塊由傳輸管（即CPL)結(jié)構(gòu)代 替，通過控制傳輸管電流?；旌线壿嬰娐返妮斎胄盘?hào)來實(shí)現(xiàn)不同的復(fù)雜門電路邏輯功能， 如異或/同或門，在不影響電路功能的情況下，采用傳輸管電流模技術(shù)能有效降低電路的 功耗，相對(duì)于現(xiàn)有電流模及傳統(tǒng)邏輯電路，功耗以及功耗延時(shí)積大幅度降低，經(jīng)試驗(yàn)驗(yàn)證， 本發(fā)明在SMIC130nm工藝下，采用超閾值技術(shù)后具有很好的高頻低功耗效果。

【專利附圖】

【附圖說明】
[0014] 圖1為電流模門電路的原理結(jié)構(gòu)框圖；
[0015] 圖2為本發(fā)明的傳輸管電流?；旌线壿嬰娐返碾娐穲D；
[0016] 圖3(a)為傳輸管電流模邏輯與門的結(jié)構(gòu)示意圖；
[0017] 圖3 (b)為圖3 (a)的表不符號(hào)圖；
[0018] 圖4(a)為傳輸管電流模邏輯或門的結(jié)構(gòu)示意圖；
[0019] 圖4(b)為圖4(a)的表不符號(hào)圖；
[0020] 圖5(a)為傳輸管電流模邏輯異或門的結(jié)構(gòu)示意圖；
[0021] 圖5 (b)為圖5 (a)的表不符號(hào)圖；
[0022] 圖6為基于CMOS互補(bǔ)邏輯結(jié)構(gòu)的XOR-XNOR(CCMOS-XX)電路單元結(jié)構(gòu)圖；
[0023] 圖7為基于傳輸管邏輯結(jié)構(gòu)的XOR-XNOR(CPL-XX)電路單元結(jié)構(gòu)圖；
[0024] 圖8為基于電流模結(jié)構(gòu)的XOR-XNOR(Cascaded-XX)電路單元結(jié)構(gòu)圖；
[0025] 圖9(a)為本發(fā)明在標(biāo)準(zhǔn)電壓下的傳輸管電流?；旌线壿嬰娐放c現(xiàn)有技術(shù)的各種 異或門電路延遲對(duì)比圖；
[0026] 圖9(b)為本發(fā)明在標(biāo)準(zhǔn)電壓下的傳輸管電流?；旌线壿嬰娐放c現(xiàn)有技術(shù)的各種 異或門電路功耗延遲積對(duì)比圖；
[0027] 圖10(a)為本發(fā)明在1.lv電壓下的傳輸管電流?；旌线壿嬰娐放c現(xiàn)有技術(shù)的各 種異或門電路延遲對(duì)比圖；
[0028]圖10(b)為本發(fā)明在1.lv電壓下的傳輸管電流?；旌线壿嬰娐放c現(xiàn)有技術(shù)的各 種異或門電路功耗延遲積對(duì)比圖；
[0029] 圖11 (a)為本發(fā)明在1. 0v電壓下的傳輸管電流?；旌线壿嬰娐放c現(xiàn)有技術(shù)的各 種異或門電路延遲對(duì)比圖；
[0030] 圖11 (b)為本發(fā)明在1. 0v電壓下的傳輸管電流?；旌线壿嬰娐放c現(xiàn)有技術(shù)的各 種異或門電路功耗延遲積對(duì)比圖；
[0031] 圖12(a)為本發(fā)明在0. 9v電壓下的傳輸管電流?；旌线壿嬰娐放c現(xiàn)有技術(shù)的各 種異或門電路延遲對(duì)比圖；
[0032] 圖12(b)為本發(fā)明在1. 0v電壓下的傳輸管電流?；旌线壿嬰娐放c現(xiàn)有技術(shù)的各 種異或門電路功耗延遲積對(duì)比圖。

【具體實(shí)施方式】
[0033] 以下結(jié)合附圖實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。
[0034] 如圖2所示，本發(fā)明公開了一種傳輸管電流模混合邏輯電路，包括電壓擺幅控制 電路VSC和混合邏輯門電路，電壓擺幅控制電路VSC包括第一PMOS管P1、第二PMOS管P2、 第一匪OS管N1、第二匪OS管N2、第三匪OS管N3和第一運(yùn)算放大器F1，第一PMOS管P1的 源極、第一PMOS管P1的襯底、第二PMOS管P2的源極、第二PMOS管P2的襯底、第一NMOS管 N1的柵極均與電源VDD相連接，第一NM0S管N1的襯底、第二NM0S管N2的襯底、第三NM0S 管N3的襯底和第三NM0S管N3的源極均與地Vss連接，第一PMOS管P1的漏極、第一匪0S 管N1的漏極和第一運(yùn)算放大器F1的同相輸入端相連接，第二NM0S管N2的柵極和第一運(yùn) 算放大器F1的反相輸入端連接且其連接端為電壓擺幅控制電路VSC的第一信號(hào)輸入端，接 入第一電壓信號(hào)'，第二PMOS管P2的漏極與第二NM0S管N2的漏極連接，第一NM0S管N1 的源極、第二NM0S管N2的源極和第三NM0S管N3的漏極連接，第三NM0S管N3的柵極為電 壓擺幅控制電路VSC的第二信號(hào)輸入端，接入第二電壓信號(hào)Vrtn，第一PMOS管P1的柵極、第 二PMOS管P2的柵極和第一運(yùn)算放大器F1的輸出端連接且其連接端為電壓擺幅控制電路 VSC的信號(hào)輸出端，輸出控制電壓信號(hào)Vrtp;
[0035] 混合邏輯門電路包括第三PMOS管P3、第四PMOS管P4、第四NMOS管N4、第五NMOS 管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8,第三PMOS管P3的源極、第三PMOS 管P3的襯底、第四PMOS管P4的源極和第四PMOS管P4的襯底均接入電源，第四NMOS管N4 的襯底、第五NMOS管N5的襯底、第六NMOS管N6的襯底、第七NMOS管N7的襯底、第八NMOS 管N8的襯底和第八NMOS管N8的源極均接地，第三PMOS管P3的柵極和第四PMOS管P4的 柵極均與電壓擺幅控制電路的信號(hào)輸出端相連接，第八NMOS管N8的柵極與電壓擺幅控制 電路的第二信號(hào)輸入端連接，第四NMOS管N4的柵極、第五NMOS管N6的源極和第六NM0SN6 的源極連接，第五NMOS管N5的漏極為傳輸管電流?；旌线壿嬰娐返牡谝恍盘?hào)輸入端，第六 NMOS管N6的柵極為傳輸管電流?；旌线壿嬰娐返牡诙盘?hào)輸入端，第六NMOS管N6的漏 極為傳輸管電流?；旌线壿嬰娐返牡谌盘?hào)輸入端，第五NMOS管N5的柵極為傳輸管電流 模混合邏輯電路的第四信號(hào)輸入端，第四NMOS管N4的源極、第七NMOS管N7的源極均與第 八NMOS管N8的漏極相連接，第四PMOS管P4的漏極和第七NMOS管N7的漏極相連接且其 連接端為傳輸管電流模混合邏輯電路的第一信號(hào)輸出端，第三PMOS管P3的漏極、第四NMOS 管N4的漏極和第七NMOS管N7的柵極相連接且其連接端為傳輸管電流模混合邏輯電路的 第二信號(hào)輸出端。
[0036] 本發(fā)明的傳輸管電流模邏輯混合電路中，第五NMOS管N5、第六NMOS管N6組成邏 輯賦值塊，第三PMOS管P3和第四PMOS管P4作為上拉電阻，第二電壓信號(hào)Vrfn和控制電 壓信號(hào)Vrfp是偏置電壓，控制電壓信號(hào)Vrfp使第三PMOS管P3和第四PMOS管P4進(jìn)入線 性區(qū)，從而確定負(fù)載值，第二輸入電壓信號(hào)Vrfn控制第三NMOS管N3恒流源電流，第二電壓 信號(hào)Vrfn-般通過簡單電流鏡的偏置實(shí)現(xiàn)。
[0037] 通過改變本發(fā)明的傳輸管電流模混合邏輯電路的第一信號(hào)輸入端、第二信號(hào)輸入 端、第三信號(hào)輸入端和第四信號(hào)輸入端的連接關(guān)系可以實(shí)現(xiàn)不同的邏輯門電路。
[0038] 實(shí)施例一：如圖3(a)所示，一種傳輸管電流模邏輯混合電路，包括電壓擺幅控制 電路VSC和混合邏輯門電路，電壓擺幅控制電路VSC包括第一PMOS管P1、第二PMOS管P2、 第一匪OS管N1、第二匪OS管N2、第三匪OS管N3和第一運(yùn)算放大器F1，第一PMOS管P1的 源極、第一PMOS管P1的襯底、第二PMOS管P2的源極、第二PMOS管P2的襯底、第一NMOS管 N1的柵極均與電源VDD相連接，第一NM0S管N1的襯底、第二NM0S管N2的襯底、第三NM0S 管N3的襯底和第三NM0S管N3的源極均與地Vss連接，第一PMOS管P1的漏極、第一匪0S 管N1的漏極和第一運(yùn)算放大器F1的同相輸入端相連接，第二NM0S管N2的柵極和第一運(yùn) 算放大器F1的反相輸入端連接且其連接端為電壓擺幅控制電路VSC的第一信號(hào)輸入端，接 入第一電壓信號(hào)'，第二PMOS管P2的漏極與第二NM0S管N2的漏極連接，第一NM0S管N1 的源極、第二NM0S管N2的源極和第三NM0S管N3的漏極連接，第三NM0S管N3的柵極為電 壓擺幅控制電路VSC的第二信號(hào)輸入端，接入第二電壓信號(hào)Vrtn，第一PMOS管P1的柵極、第 二PMOS管P2的柵極和第一運(yùn)算放大器F1的輸出端連接且其連接端為電壓擺幅控制電路 VSC的信號(hào)輸出端，輸出控制電壓信號(hào)Vrtp;
[0039] 混合邏輯門電路包括第三PMOS管P3、第四PMOS管P4、第四NMOS管N4、第五NMOS 管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8,第三PMOS管P3的源極、第三PMOS 管P3的襯底、第四PMOS管P4的源極和第四PMOS管P4的襯底均接入電源，第四NMOS管N4 的襯底、第五NMOS管N5的襯底、第六NMOS管N6的襯底、第七NMOS管N7的襯底、第八NMOS 管N8的襯底和第八NMOS管N8的源極均接地，第三PMOS管P3的柵極和第四PMOS管P4的 柵極均與電壓擺幅控制電路的信號(hào)輸出端相連接，第八NMOS管N8的柵極與電壓擺幅控制 電路的第二信號(hào)輸入端連接，第四NMOS管N4的柵極、第五NMOS管N6的源極和第六NM0SN6 的源極連接，第五NMOS管N5的漏極為傳輸管電流模混合邏輯電路的第一信號(hào)輸入端，第六 NMOS管N6的柵極為傳輸管電流?；旌线壿嬰娐返牡诙盘?hào)輸入端，第六NMOS管N6的漏 極為傳輸管電流模混合邏輯電路的第三信號(hào)輸入端，第五NMOS管N5的柵極為傳輸管電流 ?；旌线壿嬰娐返牡谒男盘?hào)輸入端，第四NMOS管N4的源極、第七NMOS管N7的源極均與第 八NMOS管N8的漏極相連接，第四PMOS管P4的漏極和第七NMOS管N7的漏極相連接且其 連接端為傳輸管電流?；旌线壿嬰娐返牡谝恍盘?hào)輸出端，第三PMOS管P3的漏極、第四NMOS 管N4的漏極和第七NMOS管N7的柵極相連接且其連接端為傳輸管電流?；旌线壿嬰娐返?第二信號(hào)輸出端。
[0040] 本實(shí)施例中，第一NMOS管N1、第二NMOS管N2、第四NMOS管N4、第五NMOS管N5、 第六NMOS管N6、第七NMOS管N7均為NMOS標(biāo)準(zhǔn)工藝下最小溝道長度的晶體管，第一PMOS 管P1、第二PMOS管P2、第三PMOS管P3和第四PMOS管P4的寬長比小于1，第三NMOS管N3 和第八NMOS管N8的寬長比大于1。
[0041] 本實(shí)施例中，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3和第四PMOS管P4 的寬長比（W/L)為? 28/. 39u，其中溝道寬度為0? 28u，溝道長度為0? 39u，第三NMOS管N3和 第八NMOS管N8的寬長比（W/L)為.52/. 13u，其中溝道寬度為0. 52u，溝道長度為0. 13u。
[0042] 本實(shí)施例中，傳輸管電流?；旌线壿嬰娐返牡谝恍盘?hào)輸入端接入第一輸入信號(hào)A， 第三信號(hào)輸入端和第四信號(hào)輸入端連接后接入第二輸入信號(hào)B，第二信號(hào)輸入端接入第二 輸入信號(hào)B的反相信號(hào)Bb，此時(shí)本實(shí)施例的傳輸管電流模混合邏輯電路為2輸入與門，其符 號(hào)圖如圖3 (b)所不。
[0043] 實(shí)施例二：如圖4(a)所示，本實(shí)施例與實(shí)施例一基本相同，區(qū)別僅在于本實(shí)施例 中，傳輸管電流模混合邏輯電路的第一信號(hào)輸入端接入第一輸入信號(hào)A，第二信號(hào)輸入端 和第三信號(hào)輸入端連接后接入第二輸入信號(hào)B，第四信號(hào)輸入端接入第二輸入信號(hào)B的反 相信號(hào)Bb，此時(shí)本實(shí)施例的傳輸管電流模混合邏輯電路為2輸入或門，其符號(hào)圖如圖4(b) 所示。
[0044] 實(shí)施例三：如圖5(a)所示，本實(shí)施例與實(shí)施例一基本相同，區(qū)別僅在于本實(shí)施例 中，傳輸管電流?；旌线壿嬰娐返牡谝恍盘?hào)輸入端接入第一輸入信號(hào)A，第二信號(hào)輸入端 接入第二輸入信號(hào)B，第三信號(hào)輸入端接入第二輸入信號(hào)B的反相信號(hào)Bb，第四信號(hào)輸入端 接入第一輸入信號(hào)A的反相信號(hào)Ab，此時(shí)本實(shí)施例的傳輸管電流?；旌线壿嬰娐窞楫惢蜷T 異和同或門組成的復(fù)合門（XOR-XNOR)，其符號(hào)圖如圖5(b)所示。
[0045] 本實(shí)施例的傳輸管電流?；旌线壿嬰娐返木唧w工作原理如下所述：
[0046] 電壓擺幅控制電路的接入的電源電壓VDD= 1. 2v，電壓擺幅控制電路的第一信號(hào) 輸入端接入的第一電壓信號(hào)'=0. 8v，電壓擺幅控制電路的第二信號(hào)輸入端接入的第二電 壓信號(hào)Vrfn= 1. 〇v，電壓擺幅控制電路中第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、 第二NM0S管N2、第三NM0S管N3均打開，電壓擺幅控制電路的正常工作并輸出控制電壓信 號(hào)V,fp，與此同時(shí)，混合邏輯電路中的第三PM0S管P3、第四PM0S管P4、第八NM0S管N8均打 開；
[0047] 當(dāng)?shù)谝惠斎脒壿嬓盘?hào)A= 0、第二輸入邏輯信號(hào)B= 0時(shí)，第五NM0S管N5、第六 NM0S管N6、第四NM0S管N4均關(guān)閉，混合邏輯電路的第二輸出端充電至高電平，輸出為高電 平的第二輸出邏輯信號(hào)Yb，此時(shí)第七NM0S管N7打開，邏輯電路的第一輸出端放電至低電 平，輸出為低電平的第一輸出邏輯信號(hào)Y，實(shí)現(xiàn)X0R-XN0R功能；
[0048] 當(dāng)?shù)谝惠斎脒壿嬓盘?hào)A= 0、第二輸入邏輯信號(hào)B= 1時(shí)，第五NM0S管N5關(guān)閉，第 六NM0S管N6、第四NM0S管N4均被打開，邏輯電路的第二輸出端放電至低電平，輸出為低電 平的第二輸出邏輯信號(hào)Yb，此時(shí)第七NM0S管N7關(guān)閉，邏輯電路的第一輸出端充電至高電 平，輸出為高電平的第一輸出邏輯信號(hào)Y，實(shí)現(xiàn)X0R-XN0R功能；
[0049] 當(dāng)?shù)谝惠斎脒壿嬓盘?hào)A= 1、第二輸入邏輯信號(hào)B= 0時(shí)，第六NM0S管N6關(guān)閉，第 五NM0S管N5、第四NM0S管N4均被打開，邏輯電路的第二輸出端放電至低電平，輸出為低電 平的第二輸出邏輯信號(hào)Yb，此時(shí)第七NM0S管N7關(guān)閉，邏輯電路的第一輸出端充電至高電 平，輸出為高電平的第一輸出邏輯信號(hào)Y，實(shí)現(xiàn)X0R-XN0R功能；
[0050] 當(dāng)?shù)谝惠斎脒壿嬓盘?hào)A= 1、第二輸入邏輯信號(hào)B= 1時(shí)，第五NM0S管N5、第六 NM0S管N6、第四NM0S管N4均關(guān)閉，邏輯電路的第二輸出端充電至高電平，輸出為高電平的 第二輸出邏輯信號(hào)Yb，此時(shí)第七NM0S管N7打開，邏輯電路的第一輸出端放電至低電平，輸 出為低電平的第一輸出邏輯信號(hào)Y，實(shí)現(xiàn)X0R-XN0R功能。
[0051] 以下比較本發(fā)明實(shí)施例三中傳輸管電流模混合邏輯電路構(gòu)成的異或門電路與現(xiàn) 有三種電路：傳統(tǒng)的CCM0S-XX電路（如圖6所示）、CPL-XX電路（如圖7所示）和電流 模MCML-XX電路（如圖8所示）的性能特點(diǎn)。本發(fā)明中傳輸管電流?；旌线壿嬰娐凡捎?SMIC130nm標(biāo)準(zhǔn)工藝，其中SMIC130nm工藝標(biāo)準(zhǔn)下PM0S管和NM0S管的最小溝道長度分別為 130nm。使用電路仿真工具HSPICE對(duì)這些電路結(jié)構(gòu)在標(biāo)準(zhǔn)電壓和超閾值條件下電路的性能 進(jìn)行比較。
[0052] (1)標(biāo)準(zhǔn)工作電壓下
[0053] 表1表示在標(biāo)準(zhǔn)工作電壓下本發(fā)明和三種現(xiàn)有的異或門電路在不同頻率上的功 耗。由表1可看出，電路在標(biāo)準(zhǔn)工作電壓下，當(dāng)工作頻率下超過1000MHz以后，傳輸管電流 模電路的功耗較其它電路均有所降低（靜態(tài)CMOS電路除外），圖9(a)顯示基于傳輸管電流 模技術(shù)的異或/同或門延遲最大，這導(dǎo)致了電路的功耗延遲積在高頻條件下雖仍小于傳統(tǒng) 靜態(tài)互補(bǔ)CMOS和差分傳輸管邏輯電路，卻大于電流模，如圖9(b)所示。實(shí)驗(yàn)數(shù)據(jù)表明傳輸 管電流模電路在標(biāo)準(zhǔn)工作電壓下優(yōu)勢(shì)不明顯，為此有必要研宄下電路在超閾值條件下的性 能狀況。
[0054] 表1異或門電路各頻率上的功耗比較（VDD= 1. 2V)

【權(quán)利要求】
1. 一種傳輸管電流?；旌线壿嬰娐?，其特征在于包括電壓擺幅控制電路和混合邏輯門 電路； 所述的電壓擺幅控制電路包括第一 PMOS管、第二PMOS管、第一 NMOS管、第二NMOS管、 第三NMOS管和第一運(yùn)算放大器，所述的第一 PMOS管的源極、所述的第一 PMOS管的襯底、所 述的第二PMOS管的源極、所述的第二PMOS管的襯底和所述的第一 NMOS管的柵極均接入電 源，所述的第一 NMOS管的襯底、所述的第二NMOS管的襯底、所述的第三NMOS管的襯底和所 述的第三NMOS管的源極均接地，所述的第一 PMOS管的漏極、所述的第一 NMOS管的漏極和 所述的第一運(yùn)算放大器的同相輸入端相連接，所述的第二NMOS管的柵極和所述的第一運(yùn) 算放大器的反相輸入端連接且其連接端為所述的電壓擺幅控制電路的第一信號(hào)輸入端，所 述的第二PMOS管的漏極與所述的第二NMOS管的漏極連接，所述的第一 NMOS管的源極、所 述的第二NMOS管的源極和所述的第三NMOS管的漏極連接，所述的第三NMOS管的柵極為所 述的電壓擺幅控制電路的第二信號(hào)輸入端，所述的第一 PMOS管的柵極、所述的第二PMOS管 的柵極和所述的第一運(yùn)算放大器的輸出端連接且其連接端為所述的電壓擺幅控制電路的 信號(hào)輸出端； 所述的混合邏輯門電路包括第三PMOS管、第四PMOS管、第四NMOS管、第五NMOS管、第 六NMOS管、第七NMOS管、第八NMOS管，所述的第三PMOS管的源極、所述的第三PMOS管的 襯底、所述的第四PMOS管的源極和所述的第四PMOS管的襯底均接入電源，所述的第四NMOS 管的襯底、所述的第五NMOS管的襯底、所述的第六NMOS管的襯底、所述的第七NMOS管的襯 底、所述的第八NMOS管的襯底和所述的第八NMOS管的源極均接地，所述的第三PMOS管的 柵極和所述的第四PMOS管的柵極均與所述的電壓擺幅控制電路的信號(hào)輸出端相連接，所 述的第八NMOS管的柵極與所述的電壓擺幅控制電路的第二信號(hào)輸入端連接，所述的第四 NMOS管的柵極、所述的第五NMOS管的源極和所述的第六NMOS管的源極連接，所述的第五 NMOS管的漏極為所述的傳輸管電流模混合邏輯電路的第一信號(hào)輸入端，所述的第六NMOS 管的柵極為所述的傳輸管電流模混合邏輯電路的第二信號(hào)輸入端，所述的第六NMOS管的 漏極為所述的傳輸管電流模混合邏輯電路的第三信號(hào)輸入端，所述的第五NMOS管的柵極 為所述的傳輸管電流?；旌线壿嬰娐返牡谒男盘?hào)輸入端，所述的第四NMOS管的源極、所述 的第七NMOS管的源極均與所述的第八NMOS管的漏極相連接，所述的第四PMOS管的漏極和 所述的第七NMOS管的漏極相連接且其連接端為所述的傳輸管電流?；旌线壿嬰娐返牡谝?信號(hào)輸出端，所述的第三PMOS管的漏極、所述的第四NMOS管的漏極和所述的第七NMOS管 的柵極相連接且其連接端為所述的傳輸管電流?；旌线壿嬰娐返牡诙盘?hào)輸出端。
2. 根據(jù)權(quán)利要求1所述的一種傳輸管電流模混合邏輯電路，其特征在于所述的第一 NMOS管、所述的第二NMOS管、所述的第四NMOS管、所述的第五NMOS管、所述的第六NMOS管 和所述的第七NMOS管均為NMOS標(biāo)準(zhǔn)工藝下最小溝道長度的晶體管，所述的第一 PMOS管、 所述的第二PMOS管、所述的第三PMOS管和所述的第四PMOS管的寬長比小于1，所述的第三 NMOS管和所述的第八NMOS管的寬長比大于1。
3. 根據(jù)權(quán)利要求2所述的一種傳輸管電流?；旌线壿嬰娐罚涮卣髟谟谒龅牡?一 PMOS管、所述的第二PMOS管、所述的第三PMOS管和所述的第四PMOS管的寬長比均 為.28/. 39u，所述的第三NMOS管和所述的第八NMOS管的寬長比均為.52/. 13u。
4. 根據(jù)權(quán)利要求1所述的一種傳輸管電流?；旌线壿嬰娐罚涮卣髟谟谒龅膫鬏敼?電流?；旌线壿嬰娐返牡谝恍盘?hào)輸入端接入第一輸入信號(hào)，所述的傳輸管電流?；旌线?輯電路的第二信號(hào)輸入端接入第二輸入信號(hào)，所述的傳輸管電流?；旌线壿嬰娐返牡谌?信號(hào)輸入端接入第二輸入信號(hào)的反相信號(hào)，所述的傳輸管電流?；旌线壿嬰娐返牡谒男盘?hào) 輸入端接入第一輸入信號(hào)的反相信號(hào)，所述的傳輸管電流?；旌线壿嬰娐窞楫惢?同或復(fù) 合門電路。
【文檔編號(hào)】H03K19/0185GK104518779SQ201410725115
【公開日】2015年4月15日 申請(qǐng)日期:2014年12月3日 優(yōu)先權(quán)日:2014年12月3日
【發(fā)明者】胡建平, 韓承浩 申請(qǐng)人:寧波大學(xué)