一種消除直流失調(diào)電壓的運算放大器電路的制作方法
【專利摘要】本實用新型公開了一種消除直流失調(diào)電壓的運算放大器電路，包括兩個跨導(dǎo)增益單元、一個阻抗單元、四個開關(guān)、三個電容，其中第一跨導(dǎo)增益單元包括4個P型MOS管，第二跨導(dǎo)增益單元包含3個N型MOS管；阻抗單元包含4個P型MOS管和4個N型MOS管，采用單端輸出的套筒式共源共柵結(jié)構(gòu)，將電流轉(zhuǎn)化為電壓并獲得足夠的增益；電容存儲因工藝偏差等因素引起的失調(diào)信號，在開關(guān)控制閉環(huán)下實現(xiàn)直流失調(diào)的負反饋，本實用新型提出的差分輸入單端輸出運算放大器，通過電容采樣失調(diào)信號，能有有效解決工藝偏差等因素導(dǎo)致的直流失調(diào)問題，電路結(jié)構(gòu)簡單，能和標準CMOS工藝兼容，易于應(yīng)用。
【專利說明】—種消除直流失調(diào)電壓的運算放大器電路
【技術(shù)領(lǐng)域】
[0001 ] 本實用新型涉及一種運算放大器電路，尤其涉及一種消除直流失調(diào)電壓的運算放大器電路。
【背景技術(shù)】
[0002]如果運放輸入端電壓為0V，則輸出端電壓也應(yīng)該為0V，但事實上，輸入端為OV時輸出端總有一定電壓，該電壓稱為失調(diào)電壓。近年來消費電子市場膨脹，集成電路電源領(lǐng)域也飛速發(fā)展，伴隨產(chǎn)品性能要求越來越高，對作為電源核心的基準電壓要求越來越苛刻。應(yīng)用于帶隙基準電路中的運算放大器，其失調(diào)電壓往往被放大并且體現(xiàn)在基準輸出上，對基準精度影響很大，因此需要采取措施消除運放的直流失調(diào)。
實用新型內(nèi)容
[0003]有鑒于現(xiàn)有技術(shù)的缺陷，本實用新型提供一種消除直流失調(diào)電壓的運算放大器電路，包括第一跨導(dǎo)增益單元、第二跨導(dǎo)增益單元、阻抗單元，所述第一跨導(dǎo)增益單元(I)和所述第二跨導(dǎo)增益單元(2)均分別與所述阻抗單元(3)電連接；
[0004]所述第一跨導(dǎo)增益單元(I)包括4個P型MOS管，分別為P型MOS管(MPl)、P型MOS管(MP2)、P型MOS管(MP3)和P型MOS管(MP4)，所述P型MOS管(MPl)的漏極接所述P型MOS管(MP2)的源極，所述P型MOS管(MPl)的柵極接偏置電壓(Vpbl )，所述P型MOS管(MP2 )的柵極接偏置電壓(Vpb2 )，所述P型MOS管(MP3 )的源級、所述P型MOS管(MP4 )的源級和所述P型MOS管(MP2)的漏級相連，所述P型MOS管(MP3)的柵極和所述P型MOS管(MP4)的柵極分別接放大器電路的差分輸入端Vin和Vip ；
[0005]所述第二跨導(dǎo)增益單元(2)包括3個N型MOS管，分別為N型MOS管(麗I)、N型MOS管(麗2)和N型MOS管(麗3)，所述N型MOS管(麗I)的源極、所述N型MOS管(麗2)的源極和所述N型MOS管(麗3)的漏級接在一起，所述N型MOS管(麗3)的柵極接偏置電壓(Vnbl)；
[0006]所述阻抗單元包含4個P型MOS管，分別為P型MOS管(MP5)、P型MOS管(MP6)、P型MOS管(MP7)和P型MOS管(MP8)，和4個N型MOS管，分別為N型MOS管(MN4)、N型MOS管(MN5)、N型MOS管(MN6)和N型MOS管(MN7)，所述P型MOS管(MP5)的漏級接所述P型MOS管(MP6)的源極，所述P型MOS管(MP7)的漏級接所述P型MOS管(MP7)的源極，所述P型MOS管(MP5)的柵極、所述P型MOS管(MP7)的柵極與所述偏置電壓(VpbI)連接，所述P型MOS管(MP6)的柵極、所述P型MOS管(MP8)的柵極與偏置電壓(Vpb2)連接，所述P型MOS管(MP6)的漏級、所述N型MOS管(MN4)的柵極、所述N型MOS管(MN4)的漏級以及所述N型MOS管(麗5)的柵極接在一起，所述N型MOS管(MN4)的源極、所述N型MOS管(MN6)的柵極、所述N型MOS管(MN6)的漏級以及所述N型MOS管(麗7)的柵極接在一起，所述N型MOS管(麗5)的源極和所述N型MOS管(麗7)的漏級接在一起。
[0007]所述開關(guān)控制運算放大器電路的工作模式，在采樣階段，運算放大器電路對失調(diào)信號進行采樣并將失調(diào)信號存儲在電容上，在失調(diào)消除階段，運算放大器電路形成直流失調(diào)的負反饋，減小運算放大信號的的失調(diào)。
[0008]進一步地，所述第一跨導(dǎo)增益單元中所述P型MOS管(MP3)的漏極與所述N型MOS管(MN4)的源極、N型MOS管(MN6)的柵極、N型MOS管(MN6)的漏級相連，P型MOS管(MP4)的漏極與N型MOS管(麗5)的源極和N型MOS管(麗7)的漏級相連。
[0009]進一步地，所述第二跨阻增益單元中所述N型MOS管(麗I)的漏極與所述阻抗單元中所述P型MOS管(MP5)的漏極和所述P型MOS管(MP6)的源極相連，所述N型MOS管(麗2)的漏極與所述P型MOS管(MP7)的漏極和所述P型MOS管(MP8)的源極相連。
[0010]進一步地，所述運算放大器電路還包括開關(guān)，所述開關(guān)為時鐘控制開關(guān)，即用時鐘控制的開關(guān)，數(shù)量為4個，分別為開關(guān)(SI)、開關(guān)(S2)、開關(guān)(S3)和開關(guān)(S4)，為匹配開關(guān)，所述開關(guān)(SI)、所述開關(guān)(S3)和所述開關(guān)(S4)是同向時鐘控制開關(guān)，所述開關(guān)(S2)是與S1、S3、S4反向且不交疊的時鐘控制開關(guān)。
[0011]進一步地，所述運算放大器還包括電容，所述電容的數(shù)量為3個，分別為電容(Cl)、電容(C2)和電容(C3)，為匹配電容，電容(C3)的電容量大于所述電容(Cl)和所述電容(C2)的電容量，電容(C3)為大電容。
[0012]進一步地，所述開關(guān)(SI)的兩端分別與所述第一跨阻增益單元中的所述P型MOS管(MP4)的柵極和所述P型MOS管(MP3)的柵極相連，所述開關(guān)(S2)的兩端分別與所述P型MOS管(MP8)的漏極和輸出端(Vout)相連，所述開關(guān)(S3)的兩端分別與所述P型MOS管(MP8)的漏極和所述電容(Cl)的正極相連，所述開關(guān)(S4)分別與所述輸出端(Vout)和所述電容(C2)的正極相連，所述電容(C3)的正極與所述輸出端(Vout)相連，和地(GND)相連。
[0013]本實用新型提供的一種消除直流失調(diào)電壓的運算放大器電路，包括兩個跨導(dǎo)增益單元、一個阻抗單元、四個開關(guān)、三個電容，其中第一跨導(dǎo)增益單元包括4個P型MOS管，第二跨導(dǎo)增益單元包含3個N型MOS管；阻抗單元包含4個P型MOS管和4個N型MOS管，采用單端輸出的套筒式共源共柵結(jié)構(gòu)，將電流轉(zhuǎn)化為電壓并獲得足夠的增益；電容存儲因工藝偏差等因素引起的失調(diào)信號，在開關(guān)控制閉環(huán)下實現(xiàn)直流失調(diào)的負反饋，從而實現(xiàn)放大器低的直流失調(diào)。本實用新型實現(xiàn)了一種差分輸入單端輸出運算放大器，通過電容采樣失調(diào)信號，能有有效解決工藝偏差等因素導(dǎo)致的直流失調(diào)問題，電路結(jié)構(gòu)簡單，能和標準CMOS工藝兼容，易于應(yīng)用。
[0014]以下將結(jié)合附圖對本實用新型的構(gòu)思、具體結(jié)構(gòu)及產(chǎn)生的技術(shù)效果作進一步說明，以充分地了解本實用新型的目的、特征和效果。
【專利附圖】

【附圖說明】
[0015]圖1是本實用新型的一個較佳具體實施例的電路圖；
[0016]圖2是本實用新型的一個較佳具體實施例在工作過程中開關(guān)的狀態(tài)。
【具體實施方式】
[0017]圖1為本實用新型的一個較佳具體實施例的電路圖，即一種消除直流失調(diào)電壓的運算放大器電路的電路圖，包括第一跨導(dǎo)增益單元1、第二跨導(dǎo)增益單元2、阻抗單元3、開關(guān)和電容；第一跨導(dǎo)增益單元包括4個P型MOS管，分別為P型MOS管MPl、P型MOS管MP2、P型MOS管MP3和P型MOS管MP4，第一跨導(dǎo)增益單元是共源共柵偏置做尾電流源式的差分輸入結(jié)構(gòu)，將差分輸入電壓轉(zhuǎn)化為電流，P型MOS管MPl的漏極接P型MOS管MP2的源極，P型MOS管MPl的柵極接偏置電壓Vpbl，P型MOS管MP2的柵極接偏置電壓Vpb2，P型MOS管MP3的源級、P型MOS管MP4的源級和P型MOS管MP2的漏級相連，P型MOS管MP3的柵極和P型MOS管MP4的柵極分別接放大器電路的差分輸入端Vin和Vip ;第二跨導(dǎo)增益單元包括3個N型MOS管，分別為N型MOS管^1、N型MOS管麗2和N型MOS管麗3，第二跨導(dǎo)增益單元是尾電流偏置的差分對結(jié)構(gòu)，N型MOS管麗I的源極、N型MOS管麗2的源極和N型MOS管麗3的漏級接在一起，N型MOS管麗3的柵極接偏置電壓Vnbl ;阻抗單元包含4個P型MOS管，分別為P型MOS管MP5、P型MOS管MP6、P型MOS管MP7和P型MOS管MP8，和4個N型MOS管，分別為N型MOS管MN4、N型MOS管MN5、N型MOS管(MN6)和N型MOS管(MN7)，阻抗單元是單端輸出的套筒式共源共柵結(jié)構(gòu)，將電流信號轉(zhuǎn)化為電壓信號，并產(chǎn)生足夠的增益，P型MOS管MP5的漏級接P型MOS管MP6的源極，P型MOS管MP7的漏級接P型MOS管MP7的源極，P型MOS管MP5的柵極、P型MOS管MP7的柵極與偏置電壓Vpbl連接，P型MOS管MP6的柵極、P型MOS管MP8的柵極與偏置電壓Vpb2連接，P型MOS管MP6的漏級、N型MOS管MN4的柵極、N型MOS管MN4的漏級以及N型MOS管MN5的柵極接在一起，N型MOS管(MN4)的源極、N型MOS管MN6的柵極、N型MOS管MN6的漏級以及N型MOS管麗7的柵極接在一起，N型MOS管麗5的源極和N型MOS管麗7的漏級接在一起。開關(guān)控制運算放大器電路的工作模式，在采樣階段，運算放大器電路對失調(diào)信號進行采樣并將失調(diào)信號存儲在電容上，在失調(diào)消除階段，運算放大器電路形成直流失調(diào)的負反饋，減小運算放大信號的的失調(diào)。第一跨導(dǎo)增益單元中P型MOS管MP3的漏極與MN4源極、MN6柵極、MN6漏級相連，MP4漏極與麗5源極、麗7漏級相連；第二跨阻增益單元中N型MOS管麗I的漏極與阻抗單元中P型MOS管MP5的漏極和P型MOS管MP6的源極相連，N型MOS管麗2的漏極與P型MOS管(MP7)的漏極和P型MOS管(MP8)的源極相連。開關(guān)為時鐘控制開關(guān)，數(shù)量為4個，分別為開關(guān)S1、開關(guān)S2、開關(guān)S3和開關(guān)S4，為匹配開關(guān)，開關(guān)S1、開關(guān)S3和開關(guān)S4是同向時鐘控制開關(guān)，開關(guān)S2是與S1、S3、S4反向且不交疊的時鐘控制開關(guān)。電容的數(shù)量為3個，分別為電 容Cl、電容C2和電容C3，為匹配電容，電容C3的電容量大于電容Cl和電容C2的電容量，電容C3為大電容。開關(guān)SI的兩端分別與第一跨阻增益單元中的P型MOS管MP4的柵極和P型MOS管MP3的柵極相連，開關(guān)S2的兩端分別與P型MOS管MP8的漏極和輸出端Vout相連，開關(guān)S3的兩端分別與P型MOS管MP8的漏極和電容Cl的正極相連，開關(guān)S4分別與輸出端Vout和電容C2的正極相連，電容C3的正極與輸出端Vout相連，和地GND相連。
[0018]如圖2所示為消除直流失調(diào)電壓的運算放大器電路工作過程中開關(guān)的狀態(tài)，其中開關(guān)斷開時電平高，開關(guān)閉合電平低。在Tl時間段，開關(guān)S1、開關(guān)S3、開關(guān)S4閉合，開關(guān)S2斷開，這一階段為失調(diào)采樣階段，運算放大器的輸入電壓為0，可認為由于工藝誤差等因素導(dǎo)致的失調(diào)電壓是運放的輸入，電容C3是大電容，從而電容C2上的電壓也是固定的，運算放大器的失調(diào)電壓被電容Cl和電容C2采樣；在12時間段，開關(guān)S1、開關(guān)S3很開關(guān)S4斷開，開關(guān)S2閉合，運算放大器在正常放大模式下，第一跨導(dǎo)增益單元中P型MOS管MP3的柵極和P型MOS管MP4的柵極分別接運算放大器的差分輸入端Vin和Vip，存儲在電容Cl和電容C2上的直流失調(diào)電壓形成了直流失調(diào)的負反饋，從而減小直流失調(diào)對運算放大器的影響。T3時間段電路工作和Tl時間段相同，Τ4時間段電路工作和Τ2時間段相同，經(jīng)過多個周期的迭代能逐漸消除運算放大器的直流失調(diào)。
[0019]以上詳細描述了本實用新型的較佳具體實施例，實現(xiàn)了一種差分輸入單端輸出的運算放大器，通過電容采樣失調(diào)信號，能有有效解決工藝偏差等因素導(dǎo)致的直流失調(diào)問題，電路結(jié)構(gòu)簡單，能和標準CMOS工藝兼容，易于應(yīng)用。
[0020]應(yīng)當理解，本領(lǐng)域的普通技術(shù)無需創(chuàng)造性勞動就可以根據(jù)本實用新型的構(gòu)思作出諸多修改和變化。因此，凡本【技術(shù)領(lǐng)域】中技術(shù)人員依本實用新型的構(gòu)思在現(xiàn)有技術(shù)的基礎(chǔ)上通過邏輯分析、推理或者有限的實驗可以得到的技術(shù)方案，皆應(yīng)在由權(quán)利要求書所確定的保護范圍內(nèi)。
【權(quán)利要求】
1.一種消除直流失調(diào)電壓的運算放大器電路，其特征在于，包括第一跨導(dǎo)增益單元(I)、第二跨導(dǎo)增益單元(2)、阻抗單元(3)，所述第一跨導(dǎo)增益單元(I)和所述第二跨導(dǎo)增益單元(2)均分別與所述阻抗單元(3)電連接； 所述第一跨導(dǎo)增益單元(I)包括4個P型MOS管，分別為P型MOS管(MPl )、P型MOS管(MP2)、P型MOS管(MP3)和P型MOS管(MP4)，所述P型MOS管(MPl)的漏極接所述P型MOS管(MP2)的源極，所述P型MOS管(MPl)的柵極接偏置電壓(Vpbl )，所述P型MOS管(MP2)的柵極接偏置電壓(Vpb2)，所述P型MOS管(MP3)的源級、所述P型MOS管(MP4)的源級和所述P型MOS管(MP2)的漏級相連，所述P型MOS管(MP3)的柵極和所述P型MOS管(MP4)的柵極分別接放大器電路的差分輸入端(Vin)和(Vip); 所述第二跨導(dǎo)增益單元(2)包括3個N型MOS管，分別為N型MOS管(麗I )、N型MOS管(麗2)和N型MOS管(麗3)，所述N型MOS管(麗I)的源極、所述N型MOS管(麗2)的源極和所述N型MOS管(麗3)的漏級接在一起，所述N型MOS管(麗3)的柵極接偏置電壓(Vnbl); 所述阻抗單元(3)包含4個P型MOS管，分別為P型MOS管(MP5)、P型MOS管(MP6)、P型MOS管(MP7)和P型MOS管(MP8)，所述阻抗單元還包括4個N型MOS管，分別為N型MOS管(MN4)、N 型 MOS 管(MN5)、N 型 MOS 管(MN6)和 N 型 MOS 管(MN7)，所述 P 型 MOS 管(MP5)的漏級接所述P型MOS管(MP6)的源極，所述P型MOS管(MP7)的漏級接所述P型MOS管(MP7)的源極，所述P型MOS管(MP5)的柵極、所述P型MOS管(MP7)的柵極與所述偏置電壓(Vpbl)連接，所述P型MOS管(MP6)的柵極、所述P型MOS管(MP8)的柵極與偏置電壓(Vpb2)連接，所述P型MOS管(MP6)的漏級、所述N型MOS管(MN4)的柵極、所述N型MOS管(MN4)的漏級以及所述N型MOS管(麗5)的柵極接在一起，所述N型MOS管(MN4)的源極、所述N型MOS管(MN6)的柵極、所述N型MOS管(MN6)的漏級以及所述N型MOS管(MN7)的柵極接在一起，所述N型M OS管(麗5)的源極和所述N型MOS管(麗7)的漏級接在一起。
2.如權(quán)利要求1所述的一種消除直流失調(diào)電壓的運算放大器電路，其特征在于，所述第一跨導(dǎo)增益單元(I)中所述P型MOS管(MP3)的漏極與所述N型MOS管(MN4)的源極、N型MOS管(MN6)的柵極、N型MOS管(MN6)的漏級相連，P型MOS管(MP4)的漏極與N型MOS管(麗5)的源極和N型MOS管(麗7)的漏級相連。
3.如權(quán)利要求1所述的一種消除直流失調(diào)電壓的運算放大器電路，其特征在于，所述第二跨阻增益單元(2)中所述N型MOS管(麗I)的漏極與所述阻抗單元(3)中所述P型MOS管(MP5)的漏極和所述P型MOS管(MP6)的源極相連，所述N型MOS管(麗2)的漏極與所述P型MOS管(MP7)的漏極和所述P型MOS管(MP8)的源極相連。
4.如權(quán)利要求1所述的一種消除直流失調(diào)電壓的運算放大器電路，其特征在于，所述運算放大器電路還包括開關(guān)，所述為時鐘控制開關(guān)，數(shù)量為4個，分別為開關(guān)(SI)、開關(guān)(S2)、開關(guān)(S3)和開關(guān)(S4)，所述開關(guān)(SI)、所述開關(guān)(S3)和所述開關(guān)(S4)是同向時鐘控制開關(guān)，所述開關(guān)(S2)是與S1、S3、S4反向且不交疊的時鐘控制開關(guān)。
5.如權(quán)利要求4所述的一種消除直流失調(diào)電壓的運算放大器電路，其特征在于，所述運算放大器電路還包括電容，所述電容的數(shù)量為3個，分別為電容(Cl)、電容(C2)和電容(C3)，電容(C3)的電容量大于所述電容(Cl)和所述電容(C2)的電容量。
6.如權(quán)利要求5所述的一種消除直流失調(diào)電壓的運算放大器電路，其特征在于，所述開關(guān)(SI)的兩端分別與所述第一跨阻增益單元(I)中的所述P型MOS管(MP4)的柵極和所述P型MOS管(MP3)的柵極相連，所述開關(guān)(S2)的兩端分別與所述P型MOS管(MP8)的漏極和輸出端(Vout)相連，所述開關(guān)(S3)的兩端分別與所述P型MOS管(MP8)的漏極和所述電容(Cl)的正極相連，所述開關(guān)(S4)分別與所述輸出端(Vout)和所述電容(C2)的正極相連，所述電容(C3 )的正極與所述輸 出端(Vout)相連，和地(GND )相連。
【文檔編號】H03F3/45GK203775151SQ201420163573
【公開日】2014年8月13日 申請日期:2014年4月4日 優(yōu)先權(quán)日:2014年4月4日
【發(fā)明者】江亮 申請人:嘉興禾潤電子科技有限公司