一種基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器的制造方法
【專利摘要】本實(shí)用新型公開了一種基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器，包括兩位靜態(tài)比較單元和終止判斷單元，所述靜態(tài)比較單元級(jí)聯(lián)后再與終止判斷單元連接；所述靜態(tài)比較單元級(jí)聯(lián)后，每個(gè)兩位靜態(tài)比較單元的小于信號(hào)輸出端、大于信號(hào)輸出端與終止判斷單元的輸入端連接，靜態(tài)比較單元的相等信號(hào)輸出端從高位到低位依次連接，最低位靜態(tài)比較單元的相等信號(hào)輸出端與終止判斷單元的相等信號(hào)輸入端連接，所述終止判斷單元輸出大于或等于信號(hào)、完成信號(hào)、小于信號(hào)輸出端。本實(shí)用新型利用了靜態(tài)邏輯電路結(jié)構(gòu)的特點(diǎn)，具有能使電路上下對(duì)稱和大幅降低了功耗等優(yōu)點(diǎn)。
【專利說明】
—種基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及電子【技術(shù)領(lǐng)域】，特別涉及一種基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器。

【背景技術(shù)】
[0002]如今超大規(guī)模集成電路設(shè)計(jì)發(fā)展已到了深亞微米工藝技術(shù)，特征尺寸不斷縮小使集成度不斷增加，功耗也隨之增加。電路的功耗通過轉(zhuǎn)化為熱量而釋放出來，過多的熱量將導(dǎo)致器件的工作溫度升高，繼而嚴(yán)重降低系統(tǒng)的可靠性，使電路失效。而對(duì)工作溫度高的芯片，只能用更昂貴的封裝材料保證電路性能。所以功耗成為了設(shè)計(jì)集成電路的重要考慮因素。為了提高芯片的可靠性和降低芯片封裝成本，迫切需要設(shè)計(jì)者用低功耗的技術(shù)來設(shè)計(jì)電路。因此低功耗設(shè)計(jì)成為集成電路設(shè)計(jì)的一個(gè)重要方向，貫穿于從系統(tǒng)設(shè)計(jì)、邏輯設(shè)計(jì)到物理設(shè)計(jì)以及工藝實(shí)現(xiàn)的整個(gè)集成電路設(shè)計(jì)流程。另一方面，基本運(yùn)算單元的低功耗設(shè)計(jì)是低功耗設(shè)計(jì)重要的內(nèi)容。比較器是數(shù)字系統(tǒng)的重要基本運(yùn)算單元，傳統(tǒng)的比較器消耗的功耗比較大。比較器的低功耗設(shè)計(jì)對(duì)于降低系統(tǒng)的功耗具有重大的意義。傳統(tǒng)比較器大多數(shù)是并行計(jì)算的，只要有輸入，所有的數(shù)據(jù)都會(huì)并行進(jìn)行運(yùn)算，最后得到比較結(jié)果。也就是說，輸入的每一位數(shù)據(jù)都會(huì)進(jìn)行運(yùn)算。但是，根據(jù)概率論的知識(shí)，兩個(gè)隨機(jī)數(shù)進(jìn)行比較，前3位就可以比較出結(jié)果的概率達(dá)到87.5%。隨著位寬的增加，傳統(tǒng)比較器有越來越多的數(shù)位進(jìn)行沒有必要的運(yùn)算，因此消耗了很大的功耗。由此可見，現(xiàn)有技術(shù)存在以下的缺點(diǎn)與不足:
[0003]1、現(xiàn)有的同步比較器是并行比較器，需要對(duì)數(shù)據(jù)的每一位進(jìn)行比較。對(duì)于數(shù)據(jù)位寬較大的數(shù)據(jù)比較而言，同步比較器要對(duì)所有位進(jìn)行操作，使電路頻繁的翻轉(zhuǎn)，增加了額外的功耗。
[0004]2、同步比較器一般通過多個(gè)少數(shù)位比較器級(jí)聯(lián)而成，電路單元較多，電路面積龐大。
[0005]3、一般的異步比較器是串行比較器，能由高位到低位比較數(shù)據(jù)，將比較的結(jié)果作為下一級(jí)比較的控制信號(hào)。這種比較器雖然能減少比較次數(shù)，但是最終比較結(jié)果要經(jīng)過所有位的傳遞才能輸出，對(duì)于數(shù)據(jù)位寬較大的數(shù)據(jù)比較，其有很大的延時(shí)和不低的功耗。
[0006]針對(duì)這些問題，迫切需要設(shè)計(jì)一種低功耗的比較器，從根本上減少比較運(yùn)算的次數(shù)，從而降低功耗。
實(shí)用新型內(nèi)容
[0007]本實(shí)用新型的首要目的在于克服現(xiàn)有技術(shù)存在的缺點(diǎn)與不足，提出一種基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器，該比較器減少了不必要的運(yùn)算，降低了功耗。
[0008]本實(shí)用新型的另一目的在于克服現(xiàn)有技術(shù)存在的缺點(diǎn)與不足，提出一種控制基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器的控制方法，該控制方法能在頭三位就得出比較結(jié)果，大大節(jié)省了比較時(shí)間。
[0009]本實(shí)用新型的首要目的通過以下技術(shù)方案實(shí)現(xiàn):包括至少兩個(gè)兩位靜態(tài)比較單元和至少一個(gè)終止判斷單元，所述兩位靜態(tài)比較單元級(jí)聯(lián)，所述兩位靜態(tài)比較單元的級(jí)聯(lián)電路與終止判斷單元連接，構(gòu)成多位比較器，所述兩位靜態(tài)比較單元級(jí)聯(lián)后，每個(gè)兩位靜態(tài)比較單元的小于信號(hào)輸出端和大于信號(hào)輸出端分別與終止判斷單元的小于信號(hào)輸入端和大于信號(hào)輸入端連接，較高位的兩位靜態(tài)比較單元的相等信號(hào)輸出端與次高位的兩位靜態(tài)比較單元的相等信號(hào)輸入端連接，最低位的兩位靜態(tài)比較單元的相等信號(hào)輸出端與終止判斷單元的相等信號(hào)輸入端連接，所述終止判斷單元輸出為所述基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器的大于或等于輸出信號(hào)、完成信號(hào)和小于輸出信號(hào)，所述兩位靜態(tài)比較單元的數(shù)據(jù)輸入端用于輸入待比較數(shù)據(jù)信號(hào)；所述每個(gè)兩位靜態(tài)比較單元的使能信號(hào)輸入端與終止判斷單元的使能信號(hào)輸入端連接。
[0010]所述兩位靜態(tài)比較單元包括大于比較電路、小于比較電路和相等比較電路；
[0011]所述大于比較電路包括第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第一 NMOS管N1、第二 NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第一反相器I ;所述P表示PMOS管，N表示NMOS管；所述第一 PMOS管P1的源極、第三PMOS管P3的源極、第四PMOS管P4的源極、第六PMOS管P6的源極、第八PMOS管P8的源極和第九PMOS管P9的源極均連接電源，第九NMOS管N9的源極接地；
[0012]第一 PMOS管P1的漏極與第二 PMOS管P2的源極相接，第二 PMOS管P2的漏極與第一 NMOS管N1、第二 NMOS管N2的漏極相接；
[0013]第三PMOS管P3、第四PMOS管P4的漏極與第五PMOS管P5的源極相接，第五PMOS管P5的漏極與第五NMOS管N5的漏極相接，第五NMOS管N5的源極與第三NMOS管N3、第四NMOS管N4的漏極相接；
[0014]第六PMOS管P6的漏極與第七PMOS管P7的源極相接，第七PMOS管P7的漏極與第六NMOS管N6的漏極相接，第六NMOS管N6的源極與第七NMOS管N7的漏極相接；
[0015]第八PMOS管P8、第九PMOS管P9的漏極與第一反相器I的輸入端相接。
[0016]第二 PMOS管P2的漏極與第五PMOS管P5、第五NMOS管N5的柵極相接，第五PMOS管P5的漏極與第七PMOS管P7的漏極相接，第七PMOS管P7的漏極與第一反相器I的輸入端相接；
[0017]第一NMOS 管 N1、第二 NMOS 管 N2、第三 NMOS 管 N3、第四 NMOS 管 N4、第七 NMOS 管 N7的源極均與第八NMOS管N8的漏極相接，第八NMOS管N8的源極與第九NMOS管N9的漏極相接；
[0018]第一 PMOS管P1和第一 NMOS管N1的柵極均連接第一數(shù)據(jù)低位非信號(hào)Λ ;第二 PMOS管P2和第二 NMOS管N2的柵極均連接第二數(shù)據(jù)低位信號(hào)Btl ;第三PMOS管P3和第三NMOS管N3的柵極均連接第一數(shù)據(jù)高位信號(hào)A1 ;第四PMOS管P4的柵極和第四NMOS管N4的柵極均連接第二數(shù)據(jù)高位非信號(hào)瓦;第六PMOS管P6和第六NMOS管N6的柵極均連接第一數(shù)據(jù)高位信號(hào)A1 ;第七PMOS管P7和第七NMOS管N7的柵極均連接第二數(shù)據(jù)高位非信號(hào)A ;第八PMOS管P8和第八NMOS管N8的柵極均連接相等信號(hào)的輸入端EQin ;第九PMOS管P9和第九NMOS管N9的柵極均連接使能信號(hào)EN ;第一反相器I的輸出端作為大于信號(hào)GTout的輸出端；
[0019]所述小于比較電路包括第十PMOS管Pltl、第i^一 PMOS管Pn、第十二 PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第十NMOS管Nltl、第^^一 NMOS管Nn、第十二 NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18和第二反相器2 ;所述P表示PMOS管，N表示NMOS管。所述第十PMOS管Pltl的源極、第十二 PMOS管P12的源極、第十三PMOS管P13的源極、第十五PMOS管P15的源極、第十七PMOS管P17的源極、第十八PMOS管P18的源極均連接電源，第十八NMOS管N18的源極接地；
[0020]第十PMOS管Pltl的漏極與第i^一 PMOS管P11的源極相接，第十NMOS管Nltl的漏極和第i^一 NMOS管N11的漏極均與第i^一 PMOS管P11的漏極相接；
[0021]第十二 PMOS管P12的漏極和第十三PMOS管P13的漏極均與第十四PMOS管P14的源極相接，第十四PMOS管P14的漏極與第十四NMOS管N14的漏極相接，第十二 NMOS管N12的漏極和第十三NMOS管N13的漏極均與第十四NMOS管N14的源極相接；
[0022]第十五PMOS管P15的漏極與第十六PMOS管P16的源極相接，第十六PMOS管P16的漏極與第十五NMOS管N15的漏極相接,第十五NMOS管N15的源極與第十六NMOS管N16的漏極相接；
[0023]第十七NMOS管N17的漏極和第十八NMOS管N18的漏極均與第二反相器2的輸入端相接；
[0024]第十四PMOS管P14的柵極和第十四NMOS管N14的柵極均與第i^一 PMOS管P11的漏極相接，第十四PMOS管P14的漏極與第十六PMOS管P16的漏極相接，第十六PMOS管P16的漏極與第二反相器2的輸入端相接；
[0025]第十NMOS管Nltl的源極、第i^一 NMOS管N11的源極、第十二 NMOS管N12的源極、第十三NMOS管N13的源極、第十六NMOS管N16的源極均與第十七NMOS管N17的漏極相接，第十七NMOS管N17的源極與第十八NMOS管N18的漏極相接；
[0026]第十PMOS管Pltl的柵極和第十NMOS管Nltl的柵極均連接第一數(shù)據(jù)低位信號(hào)A0 ;第i^一 PMOS管Pu、第i^一 NMOS管N11的柵極接第二數(shù)據(jù)低位非信號(hào)i I十二 PMOS管P12
的柵極和第十二 NMOS管N12的柵極均連接第一數(shù)據(jù)高位非信號(hào)X ；第十三PMOS管P13的柵極和第十三NMOS管N13的柵極均連接第二數(shù)據(jù)高位信號(hào)B1 ;第十五PMOS管P15的柵極和第十五NMOS管N15的柵極均連接第一數(shù)據(jù)高位非信號(hào)$ ;第十六PMOS管P16的柵極和第十六
NMOS管N16的柵極均連接第二數(shù)據(jù)高位信號(hào)B1 ;第十七PMOS管P17的柵極和第十七NMOS管N17的柵極均連接相等信號(hào)的輸入端EQin ;第十八PMOS管P18的柵極和第十八NMOS管N18的柵極均連接使能信號(hào)EN ;第二反相器2的輸出端作為小于信號(hào)LTout的輸出端；
[0027]所述相等比較電路包括第十九PMOS管P19、第二十PMOS管P2tl、第二i^一 PMOS管P21、第二十二 PMOS管P22、第二十三PMOS管P23、第二十四PMOS管P24、第二十五PMOS管P25、第二十六PMOS管P26、第二十七PMOS管P27、第二十八PMOS管P28、第十九NMOS管N19、第二十NMOS 管 N2tl、第二^^一 NMOS 管 N21、第二十二 NMOS 管 N22、第二十三 NMOS 管 N23、第二十四 NMOS管N24、第二十五NMOS管N25、第二十六NMOS管N26、第二十七NMOS管N27、第二十八NMOS管N28和第三反相器3 ;所述第十九PMOS管P19的源極、第二十一 PMOS管P21的源極、第二十三PMOS管P23的源極、第二十五PMOS管P25的源極、第二十七PMOS管P27的源極、第二十八PMOS管P28的源極均連接電源，第二十八NMOS管N28的源極接地；
[0028]第十九PMOS管P19的漏極與第二十PMOS管P2tl的源極相接，第二i^一 PMOS管P2i的漏極與第二十二 PMOS管P22的源極相接，第十九PMOS管P19的漏極與第二i^一 PMOS管P2i的漏極相接；第二十三PMOS管P23的漏極與第二十四PMOS管P24的源極相接，第二十五PMOS管P25的漏極與第二十六PMOS管P26的源極相接，第二十三PMOS管P23的漏極與第二十五PMOS管P25的漏極相接；
[0029]第二十PMOS管P2tl的漏極、第二十二 PMOS管P22的漏極、第二十四PMOS管P24的漏極、第二十六PMOS管P26的漏極、第二十七PMOS管P27的漏極和第二十八PMOS管P28的漏極均與第三反相器3的輸入端相接；
[0030]第二十PMOS管P2tl的漏極與第十九NMOS管N19的漏極相接，第十九NMOS管N19的源極與第二i^一 NMOS管N21的漏極相接，第二i^一 NMOS管N21的源極與第二十三NMOS管N23的漏極相接，第二十三NMOS管N23的源極與第二十五NMOS管N25的漏極相接；第二十六PMOS管P26的漏極與第二十NMOS管N2tl的漏極相接，第二十匪OS管N2tl的源極與第二十二NMOS管N22的漏極相接，第二十二 NMOS管N22的源極與第二十四NMOS管N24的漏極相接，第二十四NMOS管N24的源極與第二十六NMOS管N26的漏極相接；第二i^一 NMOS管N21的漏極與第二十二 NMOS管N22的漏極相接，第二十五NMOS管N25的源極和第二十六NMOS管N26的源極均與第二十七NMOS管N27的漏極相接，第二十七NMOS管N27的源極與第二十八NMOS管N28的漏極相接；
[0031]第十九PMOS管P19的柵極和第十九NMOS管N19的柵極均連接第一數(shù)據(jù)低位信號(hào)A0 ;第二十PMOS管P2tl的柵極和第二十NMOS管N2tl的柵極均連接第一數(shù)據(jù)低位非信號(hào)Λ ;第二i^一 PMOS管P21的柵極和第二i^一 NMOS管N21的柵極均連接第二數(shù)據(jù)低位信號(hào)Btl ;第二十二 PMOS管P22的柵極和第二十二 NMOS管N22的柵極均連接第二數(shù)據(jù)低位非信號(hào)I ;第二十三PMOS管P23的柵極和第二十三NMOS管N23的柵極均連接第一數(shù)據(jù)高位信號(hào)A1 ;第二十四PMOS管P24的柵極和第二十四NMOS管N24的柵極均連接第一數(shù)據(jù)高位非信號(hào)T第二十五PMOS管P25的柵極和第二十五NMOS管N25的柵極均連接第二數(shù)據(jù)高位信號(hào)B1 ;第二十六PMOS管P26的柵極和第二十六NMOS管N26的柵極均連接第二數(shù)據(jù)高位非信號(hào)￥第二十七PMOS管P27的柵極和第二十七NMOS管N27的柵極均連接相等信號(hào)的輸入端EQin ;第二十八PMOS管P28的柵極和第二十八NMOS管N28的柵極均連接使能信號(hào)EN ;第三反相器3的輸出端作為相等信號(hào)EQout的輸出端。
[0032]所述終止判斷單元包括大于或等于信號(hào)判斷電路、小于信號(hào)判斷電路和邏輯或門ORl ；
[0033]大于或等于信號(hào)判斷電路包括等于信號(hào)PMOS管Peq、第O大于信號(hào)PMOS管PeTO、第I大于信號(hào)PMOS管Pen、第N-1大于信號(hào)PMOS管Pmr1、第一使能信號(hào)PMOS管Pen1、等于信號(hào)NMOS管Neq、第O大于信號(hào)NMOS管H I大于信號(hào)NMOS管Nm、第N-1大于信號(hào)NMOS管Nmr1、第一使能信號(hào)NMOS管Neni和第四反相器4 ；
[0034]所述等于信號(hào)PMOS管Peq、第O大于信號(hào)PMOS管PCT(1、第I大于信號(hào)PMOS管Pm和第N-1大于信號(hào)PMOS管Pmri串聯(lián)；
[0035]所述第N-1大于信號(hào)PMOS管Pmri的源極和第一使能信號(hào)PMOS管Peni的源極連接，等于信號(hào)PMOS管Peq的漏極和第一使能信號(hào)PMOS管Peni的漏極連接，第一使能信號(hào)PMOS管Peni的源極接電源；
[0036]所述等于信號(hào)NMOS管Neq、第O大于信號(hào)NMOS管NeT(l、第I大于信號(hào)NMOS管Nm和第N-1大于信號(hào)NMOS管Nct1^1并聯(lián)；
[0037]所述等于信號(hào)NMOS管Neq的源極、第O大于信號(hào)NMOS管Nero的源極、第I大于信號(hào)NMOS管Nm的源極、第N-1大于信號(hào)NMOS管Nmri的源極均與第一使能信號(hào)NMOS管Nm的漏極連接，第一使能信號(hào)NMOS管Neni的源極接地；
[0038]所述等于信號(hào)NMOS管Neq的漏極與第四反相器4的輸入端連接；
[0039]所述等于信號(hào)PMOS管Peq的柵極和等于信號(hào)NMOS管Neq的柵極均連接相等輸入信號(hào)EQ ;第O大于信號(hào)PMOS管PeT(l的柵極和第O大于信號(hào)NMOS管Nctci的柵極均連接第O大于信號(hào)GT [O];第I大于信號(hào)PMOS管Pm的柵極和第I大于信號(hào)NMOS管Nm的柵極均連接第I大于信號(hào)GT [I];第N-1大于信號(hào)PMOS管Pmri的柵極和第N-1大于信號(hào)NMOS管Nctih的柵極均連接第N-1大于信號(hào)GT[N-1];第一使能信號(hào)PMOS管Peni的柵極和第一使能信號(hào)NMOS管Neni的柵極均連接使能信號(hào)EN ;第四反相器4的輸出為大于或等于信號(hào)GT or EQ ；
[0040]所述小于信號(hào)判斷電路包括第O小于信號(hào)PMOS管Puo、第I小于信號(hào)PMOS管Pm、第N-1小于信號(hào)PMOS管Pm、第二使能信號(hào)PMOS管PEN2、第O小于信號(hào)NMOS管NU(1、第I小于信號(hào)NMOS管Nm、第N-1小于信號(hào)NMOS管Nutl、第二使能信號(hào)NMOS管Nen2和第五反相器5 ；
[0041]所述第O小于信號(hào)PMOS管PU(1、第I小于信號(hào)PMOS管Pm和第N_1小于信號(hào)PMOS
管Pm串聯(lián)。
[0042]所述第N-1小于信號(hào)PMOS管Pum的源極和第二使能信號(hào)PMOS管Pen2的源極連接，第O小于信號(hào)PMOS管Putl的漏極和第二使能信號(hào)PMOS管Pen2的漏極連接，第二使能信號(hào)PMOS管Pen2的源極接電源；
[0043]所述第O小于信號(hào)NMOS管Nuo、第I小于信號(hào)NMOS管Nm和第N-1小于信號(hào)NMOS
管隊(duì)^并聯(lián)。
[0044]所述第O小于信號(hào)NMOS管的源極、第I小于信號(hào)NMOS管Nm的源極、第N_1小于信號(hào)NMOS管Nmri的源極和第二使能信號(hào)NMOS管Nen2的源極均與第二使能信號(hào)NMOS管Nen2的漏極連接，第二使能信號(hào)NMOS管Nen2的源極接地；
[0045]所述第O小于信號(hào)NMOS管Nmi的漏極與第五反相器5的輸入端連接；
[0046]所述第O小于信號(hào)PMOS管Putl的柵極和第O小于信號(hào)NMOS管Nutl的柵極均連接第O小于信號(hào)LT [O];第I小于信號(hào)PMOS管Pm的柵極和第I小于信號(hào)NMOS管Nm的柵極均連接第I小于信號(hào)LT[I];第N-1小于信號(hào)PMOS管Pum的柵極和第N-1小于信號(hào)NMOS管Nmri的柵極均連接第N-1小于信號(hào)LT [N-1];第二使能信號(hào)PMOS管Pen2的柵極和第二使能信號(hào)NMOS管Nen2的柵極均連接使能信號(hào)EN ;第五反相器5的輸出為小于信號(hào)LT ；
[0047]所述第四反相器4的輸出端大于或等于信號(hào)GT or EQ、第五反相器5的輸出端小于信號(hào)LT與邏輯或門ORl的輸入端連接，邏輯或門ORl的輸出端為完成信號(hào)DONE。
[0048]本實(shí)用新型的另一目的通過以下技術(shù)方案實(shí)現(xiàn):一種基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器的控制方法，包括以下步驟:
[0049]步驟1:將要比較的兩個(gè)相同位寬的數(shù)據(jù)分別輸入第一輸入信號(hào)Datal和第二輸入信號(hào)Data2 ；
[0050]步驟2:將輸入端的使能信號(hào)En連接邏輯I電平，啟動(dòng)比較器工作；
[0051]步驟3:等待輸出端的完成信號(hào)DONE，若為邏輯1，則觀察大于或等于輸出信號(hào)GTor EQ、小于輸出信號(hào)LT ;若大于或等于輸出信號(hào)GT or EQ為邏輯I,則比較結(jié)果為第一輸入信號(hào)大于或等于第二輸入信號(hào)；若小于輸出信號(hào)LT為邏輯1，則比較結(jié)果為第一輸入信號(hào)小于第二輸入信號(hào)；
[0052]步驟4:完成比較后，將輸入端的使能信號(hào)En連接邏輯O電平，使比較器復(fù)位，以便進(jìn)行下一次工作。
[0053]本實(shí)用新型相對(duì)于現(xiàn)有技術(shù)具有如下的優(yōu)點(diǎn)及效果:
[0054]1、本實(shí)用新型基于概率論的理論知識(shí)和實(shí)驗(yàn)結(jié)果，設(shè)計(jì)出能提前終止比較的比較器，對(duì)于絕大部分?jǐn)?shù)據(jù)，能在頭三位就得出比較結(jié)果，大大節(jié)省了比較時(shí)間。
[0055]2、本實(shí)用新型設(shè)計(jì)的比較單元和終止判斷單元，可以在數(shù)據(jù)不相同的第一位就判斷出數(shù)據(jù)大小，并終止后續(xù)的判斷，減少了不必要的運(yùn)算，進(jìn)而降低功耗。
[0056]3、本實(shí)用新型選擇兩位靜態(tài)比較單元作為基本比較單元，因其電路簡(jiǎn)單，所用晶體管少，所以具有較小的功耗以及適當(dāng)?shù)拿娣e。而且兩個(gè)基本比較單元就能完成絕大部分?jǐn)?shù)據(jù)的比較，所以這個(gè)靜態(tài)比較單元平衡了電路性能、面積及功耗。
[0057]4、本實(shí)用新型的比較單元使用了 CMOS靜態(tài)邏輯設(shè)計(jì)，電路具有對(duì)稱性，靜態(tài)功耗極低，幾乎為0，因而總功耗進(jìn)一步降低，非常適合用于大規(guī)模集成電路中。

【專利附圖】

【附圖說明】
[0058]圖1是一種基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器的示意圖。
[0059]圖2是一種基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器的結(jié)構(gòu)圖。
[0060]圖3(a)是大于比較電路的結(jié)構(gòu)圖。
[0061]圖3(b)是小于比較電路的結(jié)構(gòu)圖。
[0062]圖3(c)是相等比較電路的結(jié)構(gòu)圖。
[0063]圖4是圖2中終止判斷單元的結(jié)構(gòu)圖。
[0064]圖5是基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器的功能實(shí)現(xiàn)流程圖。

【具體實(shí)施方式】
[0065]下面結(jié)合實(shí)施例及附圖，對(duì)本實(shí)用新型作進(jìn)一步地詳細(xì)說明，但本實(shí)用新型的實(shí)施方式不限于此。
[0066]實(shí)施例
[0067]如圖1所示，為一種基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器的示意圖，輸入信號(hào)為使能信號(hào)En、第一輸入信號(hào)Datal、第二輸入信號(hào)Data2。其中使能信號(hào)En是控制電路工作的信號(hào)，第一輸入信號(hào)Datal和第二輸入信號(hào)Data2是需要進(jìn)行比較運(yùn)算的數(shù)據(jù)信號(hào)。所述輸出信號(hào)是完成信號(hào)DONE、大于或等于輸出信號(hào)GT or EQ和小于輸出信號(hào)LT。其中完成信號(hào)DONE表不比較運(yùn)算已經(jīng)完成，比較器不再工作。大于或等于輸出信號(hào)GT or EQ表不第一輸入信號(hào)大于或等于第二輸入信號(hào)。小于輸出信號(hào)LT表不第一輸入信號(hào)小于第二輸入信號(hào)。
[0068]如圖2所示，為一種基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器的結(jié)構(gòu)圖，該比較器包括至少一個(gè)兩位靜態(tài)比較單元及一個(gè)終止判斷單元。兩個(gè)以上的兩位靜態(tài)比較單元級(jí)聯(lián)后與終止判斷單元構(gòu)成多位比較器，所述兩位靜態(tài)比較單元級(jí)聯(lián)后，每個(gè)兩位靜態(tài)比較單元的小于信號(hào)輸出端、大于信號(hào)輸出端與終止判斷單元的小于信號(hào)輸入端、大于信號(hào)輸入端連接，較高位的兩位靜態(tài)比較單元的相等信號(hào)輸出端與次高位的兩位靜態(tài)比較單元的相等信號(hào)輸入端連接，最低位的兩位靜態(tài)比較單元的相等信號(hào)輸出端與終止判斷單元的相等信號(hào)輸入端連接，所述終止判斷單元輸出為所述基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器的大于或等于輸出信號(hào)、完成信號(hào)、小于輸出信號(hào)；待比較數(shù)據(jù)信號(hào)輸入到每個(gè)兩位靜態(tài)比較單元的數(shù)據(jù)輸入端；所述每個(gè)兩位靜態(tài)比較單元的使能信號(hào)輸入端與終止判斷單元的使能信號(hào)輸入端連接。
[0069]圖2中的兩位靜態(tài)比較單元包括大于比較電路、小于比較電路和相等比較電路三個(gè)子電路。
[0070]如圖3(a)所示，為大于比較電路。所述大于比較電路包括第一 PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第一 NMOS管N1、第二 NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第一反相器I。所述P表示PMOS管，N表示NMOS管。其中第一 PMOS管P1、第三PMOS管P3、第四PMOS管P4、第六PMOS管P6、第八PMOS管P8、第九PMOS管P9的源極接電源，第九NMOS管N9的源極接地。
[0071]第一 PMOS管P1的漏極與第二 PMOS管P2的源極相接，第二 PMOS管P2的漏極與第一 NMOS管N1、第二 NMOS管N2的漏極相接。
[0072]第三PMOS管P3、第四PMOS管P4的漏極與第五PMOS管P5的源極相接，第五PMOS管P5的漏極與第五NMOS管N5的漏極相接，第五NMOS管N5的源極與第三NMOS管N3、第四NMOS管N4的漏極相接。
[0073]第六PMOS管P6的漏極與第七PMOS管P7的源極相接，第七PMOS管P7的漏極與第六NMOS管N6的漏極相接，第六NMOS管N6的源極與第七NMOS管N7的漏極相接。
[0074]第八PMOS管P8、第九PMOS管P9的漏極與第一反相器I的輸入端相接。
[0075]第二 PMOS管P2的漏極與第五PMOS管P5、第五NMOS管N5的柵極相接，第五PMOS管P5的漏極與第七PMOS管P7的漏極相接，第七PMOS管P7的漏極與第一反相器I的輸入端相接。
[0076]第一NMOS 管 N1、第二 NMOS 管 N2、第三 NMOS 管 N3、第四 NMOS 管 N4、第七 NMOS 管 N7的源極與第八NMOS管N8的漏極相接，第八NMOS管N8的源極與第九NMOS管N9的漏極相接。
[0077]第一 PMOS管P1、第一 NMOS管N1的柵極接第一數(shù)據(jù)低位非信號(hào)'4 ;第二 PMOS管P2、第二 NMOS管N2的柵極接第二數(shù)據(jù)低位信號(hào)Btl ;第三PMOS管P3、第三NMOS管N3的柵極接第一數(shù)據(jù)高位信號(hào)A1 ;第四PMOS管P4、第四NMOS管N4的柵極第二數(shù)據(jù)高位非信號(hào)接第二數(shù)據(jù)高位非信號(hào)瓦;第六PMOS管P6、第六NMOS管N6的柵極接第一數(shù)據(jù)高位信號(hào)A1 ;第七PMOS管P7、第七NMOS管N7的柵極接第二數(shù)據(jù)高位非信號(hào)瓦;第八PMOS管P8、第八NMOS管N8的柵極接相等信號(hào)的輸入端EQin ;第九PMOS管P9、第九NMOS管N9的柵極接使能信號(hào)EN ；第一反相器I的輸出端作為大于信號(hào)GTout的輸出端。
[0078]如圖3(b)所示，為小于比較電路。所述小于比較電路包括第十PMOS管Pltl、第十一PMOS管Pn、第十二 PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第十NMOS管Nltl、第i^一 NMOS管Nn、第十二 NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18、第二反相器2。所述P表示PMOS管，N表示NMOS管。其中第十PMOS管Pltl、第十二 PMOS管P12、第十三PMOS管P13、第十五PMOS管P15、第十七PMOS管P17、第十八PMOS管P18的源極接電源，第十八NMOS管N18的源極接地。
[0079]第十PMOS管Pltl的漏極與第i^一 PMOS管P11的源極相接，第i^一 PMOS管P11的漏極與第十NMOS管Nltl、第i^一 NMOS管N11的漏極相接。
[0080]第十二 PMOS管P12、第十三PMOS管P13的漏極與第十四PMOS管P14的源極相接，第十四PMOS管P14的漏極與第十四NMOS管N14的漏極相接，第十四NMOS管N14的源極與第十二 NMOS管N12、第十三NMOS管N13的漏極相接。
[0081]第十五PMOS管P15的漏極與第十六PMOS管P16的源極相接，第十六PMOS管P16的漏極與第十五NMOS管N15的漏極相接,第十五NMOS管N15的源極與第十六NMOS管N16的漏極相接。
[0082]第十七NMOS管N17、第十八NMOS管N18的漏極與第二反相器2的輸入端相接。
[0083]第H^一 PMOS管P11的漏極與第十四PMOS管P14、第十四NMOS管N14的柵極相接，第十四PMOS管P14的漏極與第十六PMOS管P16的漏極相接，第十六PMOS管P16的漏極與第二反相器2的輸入端相接。
[0084]第十NMOS管Nltl、第i^一 NMOS管Nn、第十二 NMOS管N12、第十三NMOS管N13、第十六NMOS管N16的源極與第十七NMOS管N17的漏極相接，第十七NMOS管N17的源極與第十八NMOS管N18的漏極相接。
[0085]第十PMOS管Pltl、第十NMOS管Nltl的柵極接第一數(shù)據(jù)低位信號(hào)Atl ;第^^一 PMOS管Pu、第i^一 NMOS管N11的柵極接第二數(shù)據(jù)高位非信Ii第十二 PMOS管P12、第十二 NMOS管N12的柵極接第一數(shù)據(jù)高位非信號(hào)T第十三PMOS管P13、第十三NMOS管N13的柵極接第二數(shù)據(jù)高位信號(hào)B1 ;第十五PMOS管P15、第十五NMOS管N15的柵極接第一數(shù)據(jù)高位非信號(hào):? ;第十六PMOS管P16、第十六NMOS管N16的柵極接第二數(shù)據(jù)高位信號(hào)B1 ;第十七PMOS管Ρ17、第十七NMOS管N17的柵極接相等信號(hào)的輸入端EQin ;第十八PMOS管P18、第十八NMOS管N18的柵極接使能信號(hào)EN ;第二反相器2的輸出端作為小于信號(hào)LTout的輸出端。
[0086]如圖3(c)所示，為相等比較電路。所述相等比較電路包括第十九PMOS管P19、第二十PMOS管P2tl、第二i^一 PMOS管P21、第二十二 PMOS管P22、第二十三PMOS管P23、第二十四PMOS管P24、第二十五PMOS管P25、第二十六PMOS管P26、第二十七PMOS管P27、第二十八PMOS管 P28、第十九 NMOS 管 N19、第二十 NMOS 管 N2tl、第二i^一 NMOS 管 N21、第二十二 NMOS 管 N22、第二十三NMOS管N23、第二十四NMOS管N24、第二十五NMOS管N25、第二十六NMOS管N26、第二十七NMOS管N27、第二十八NMOS管N28、第三反相器3。所述P表示PMOS管，N表示NMOS管。其中第十九PMOS管P19、第二i^一 PMOS管P21、第二十三PMOS管P23、第二十五PMOS管P25、第二十七PMOS管P27、第二十八PMOS管P28的源極接電源，第二十八NMOS管N28的源極接地。
[0087]第十九PMOS管P19的漏極與第二十PMOS管P2tl的源極相接，第二i^一 PMOS管P2i的漏極與第二十二 PMOS管P22的源極相接，第十九PMOS管P19的漏極與第二i^一 PMOS管P2i的漏極相接；第二十三PMOS管P23的漏極與第二十四PMOS管P24的源極相接，第二十五PMOS管P25的漏極與第二十六PMOS管P26的源極相接，第二十三PMOS管P23的漏極與第二十五PMOS管P25的漏極相接。
[0088]第二十PMOS管P2tl、第二十二 PMOS管P22、第二十四PMOS管P24、第二十六PMOS管P26、第二十七PMOS管P27、第二十八PMOS管P28的漏極與第三反相器3的輸入端相接。
[0089]第二十PMOS管P2tl的漏極與第十九NMOS管N19的漏極相接，第十九NMOS管N19的源極與第二i^一 NMOS管N21的漏極相接，第二i^一 NMOS管N21的源極與第二十三NMOS管N23的漏極相接，第二十三NMOS管N23的源極與第二十五NMOS管N25的漏極相接；第二十六PMOS管P26的漏極與第二十NMOS管N2tl的漏極相接，第二十匪OS管N2tl的源極與第二十二NMOS管N22的漏極相接，第二十二 NMOS管N22的源極與第二十四NMOS管N24的漏極相接，第二十四NMOS管N24的源極與第二十六NMOS管N26的漏極相接；第二i^一 NMOS管N21的漏極與第二十二 NMOS管N22的漏極相接，第二十五NMOS管N25、第二十六NMOS管N26的源極與第二十七NMOS管N27的漏極相接，第二十七NMOS管N27的源極與第二十八NMOS管N28的漏極相接。
[0090]第十九PMOS管P19、第十九NMOS管N19的柵極接第一數(shù)據(jù)低位信號(hào)Atl ;第二十PMOS管P2tl、第二十NMOS管N2tl的柵極接第一數(shù)據(jù)低位非信號(hào)4 ;第二十一 PMOS管P21、第二十一NMOS管N21的柵極接第二數(shù)據(jù)低位信號(hào)Btl ;第二十二 PMOS管P22、第二十二 NMOS管N22的柵極接第二數(shù)據(jù)低位非信號(hào)巧；第二十三PMOS管P23、第二十三NMOS管N23的柵極接第一數(shù)據(jù)高位信號(hào)A1 ;第二十四PMOS管P24、第二十四NMOS管N24的柵極接第一數(shù)據(jù)高位非信號(hào)T第二十五PMOS管P25、第二十五NMOS管N25的柵極接第二數(shù)據(jù)高位信號(hào)B1 ;第二十六PMOS管P26、第二十六NMOS管N26的柵極接第二數(shù)據(jù)高位非信號(hào)瓦;第二十七PMOS管P27、第二十七NMOS管N27的柵極接相等信號(hào)的輸入端EQin ;第二十八PMOS管P28、第二十八NMOS管N28的柵極接使能信號(hào)EN ;第三反相器3的輸出端作為相等信號(hào)EQout的輸出端。
[0091]如圖4所示，為終止判斷單元的結(jié)構(gòu)圖。所述終止判斷單元包括大于或等于信號(hào)判斷電路、小于信號(hào)判斷電路及一個(gè)邏輯或門0R1。
[0092]大于或等于信號(hào)判斷電路包括等于信號(hào)PMOS管Peq、第O大于信號(hào)PMOS管PeTO、第I大于信號(hào)PMOS管Pm、第一使能信號(hào)PMOS管Pen1、等于信號(hào)NMOS管Neq、第O大于信號(hào)NMOS管NeT(l、第I大于信號(hào)NMOS管Nm、第一使能信號(hào)NMOS管Neni和第四反相器4。
[0093]其中，等于信號(hào)PMOS管Peq、第O大于信號(hào)PMOS管PeT(l、第I大于信號(hào)PMOS管Pm串聯(lián)。
[0094]第I大于信號(hào)PMOS管Pm的源極和第一使能信號(hào)PMOS管Peni的源極連接，等于信號(hào)PMOS管Peq的漏極和第一使能信號(hào)PMOS管Peni的漏極連接，第一使能信號(hào)PMOS管Peni的源極接電源。
[0095]等于信號(hào)NMOS管NEq、第O大于信號(hào)NMOS管NGT0、第I大于信號(hào)NMOS管Nm并聯(lián)。
[0096]等于信號(hào)NMOS管Neq、第O大于信號(hào)NMOS管U I大于信號(hào)NMOS管Nm的源極與第一使能信號(hào)NMOS管Neni的漏極連接，第一使能信號(hào)NMOS管Neni的源極接地。
[0097]等于信號(hào)NMOS管Neq的漏極與第四反相器4的輸入端連接。
[0098]等于信號(hào)PMOS管Peq和等于信號(hào)NMOS管Neq的柵極接相等輸入信號(hào)EQ ;第O大于信號(hào)PMOS管PCT(1、第O大于信號(hào)NMOS管Nctci的柵極接第O大于信號(hào)GT [O];第I大于信號(hào)PMOS管Pm、第I大于信號(hào)NMOS管Nm的柵極接第I大于信號(hào)GT[I];第一使能信號(hào)PMOS管Pen1、第一使能信號(hào)NMOS管Neni的柵極接使能信號(hào)EN ;第四反相器4的輸出為大于或等于信號(hào)GT or EQ0
[0099]小于信號(hào)判斷電路包括第O小于信號(hào)PMOS管Puo、第I小于信號(hào)PMOS管Pm、第二使能信號(hào)PMOS管Pen2、第O小于信號(hào)NMOS管NU(1、第I小于信號(hào)NMOS管Nm、第二使能信號(hào)NMOS管Nen2和第五反相器5。
[0100]其中,第O小于信號(hào)PMOS管Puo、第I小于信號(hào)PMOS管Pm串聯(lián)。
[0101]第I小于信號(hào)PMOS管Pm的源極和第二使能信號(hào)PMOS管Pen2的源極連接，第O小于信號(hào)PMOS管Putl的漏極和第二使能信號(hào)PMOS管Pen2的漏極連接，第二使能信號(hào)PMOS管Pen2的源極接電源。
[0102]第O小于信號(hào)NMOS管Nuo、第I小于信號(hào)NMOS管Nm并聯(lián)。
[0103]第O小于信號(hào)NMOS管NU(1、第I小于信號(hào)NMOS管Nm、第二使能信號(hào)NMOS管Nen2的源極與第二使能信號(hào)NMOS管Nen2的漏極連接，第二使能信號(hào)NMOS管Nen2的源極接地。
[0104]第O小于信號(hào)NMOS管Nuo的漏極與第五反相器5的輸入端連接。
[0105]第O小于信號(hào)PMOS管Puo、第O小于信號(hào)NMOS管Nuo的柵極接第O小于信號(hào)LT [O]；第I小于信號(hào)PMOS管Pm、第I小于信號(hào)NMOS管Nm的柵極接第I小于信號(hào)LT[I];第二使能信號(hào)PMOS管Pen2、第二使能信號(hào)NMOS管Nen2的柵極接使能信號(hào)EN ;第五反相器5的輸出為小于信號(hào)LT。
[0106]第四反相器4的輸出端大于或等于信號(hào)GT or EQ、第五反相器5的輸出端小于信號(hào)LT與邏輯或門ORl的輸入端連接，邏輯或門ORl的輸出端為完成信號(hào)DONE。
[0107]結(jié)合圖3，兩位靜態(tài)比較單元的功能實(shí)現(xiàn)如下-.A1A0與B1Btl為要比較的兩個(gè)數(shù)據(jù)的相同兩位，輸入到兩位靜態(tài)比較單元的數(shù)據(jù)輸入端。當(dāng)使能信號(hào)EN或者相等輸入信號(hào)EQin有一個(gè)為低電平，該電路不運(yùn)算；當(dāng)使能信號(hào)EN或者相等輸入信號(hào)EQin均為高電平時(shí)，電路進(jìn)行工作。若A1Atl大于B1Btl,則大于信號(hào)GTout輸出為高電平，相等輸信號(hào)EQout和小于信號(hào)LTrat輸出均為低電平；若A1A0小于B1Btl,則小于信號(hào)LTout輸出為高電平，大于信號(hào)GTout輸出和相等信號(hào)EQout輸出均為低電平；若A1A0等于B1Btl,則相等信號(hào)EQout輸出為高電平，大于GTout信號(hào)輸出和小于信號(hào)LTout輸出均為低電平。
[0108]基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器的功能實(shí)現(xiàn)流程如圖5所示，以4位數(shù)據(jù)比較為例，詳細(xì)實(shí)現(xiàn)流程如下:
[0109]1、空閑狀態(tài)；
[0110]在沒有任何輸入的情況下，基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器不工作，處于空閑狀態(tài)。
[0111]2、輸入數(shù)據(jù)；
[0112]將要進(jìn)行比較的兩個(gè)四位數(shù)據(jù)分別輸入到第一信號(hào)輸入端Datal和第二信號(hào)輸入端Data2。
[0113]3、發(fā)出使能信號(hào)；
[0114]輸入使能信號(hào)En為1，控制整個(gè)電路開始工作。
[0115]4、兩位靜態(tài)比較單元工作；
[0116]高位的兩位靜態(tài)比較單元先工作，對(duì)要比較的數(shù)據(jù)的最高兩位進(jìn)行比較，得出運(yùn)晳奸里
[0117]如果此單元的相等輸出信號(hào)為0，表示數(shù)據(jù)的高兩位不相等，這時(shí)此單元的大于輸出信號(hào)和小于輸出信號(hào)的值傳遞到終止判斷單元。
[0118]如果此單元的相等輸出信號(hào)為1，表示數(shù)據(jù)的高兩位相等，這時(shí)此單元的等于輸出信號(hào)的值傳遞到低位的兩位靜態(tài)比較單元。
[0119]低位的兩位靜態(tài)比較單元收到高位的兩位靜態(tài)比較單元傳來的等于輸出信號(hào)為I后，就開始工作，將此單元的大于輸出信號(hào)、小于輸出信號(hào)和等于輸出信號(hào)的值傳遞給終止判斷單元。
[0120]5、終止判斷單元判斷；
[0121]終止判斷單元在使能信號(hào)En為I時(shí)，就開始工作。當(dāng)接收到兩位靜態(tài)比較單元的輸出信號(hào)就進(jìn)行判斷。
[0122]當(dāng)接收到任何一個(gè)兩位靜態(tài)比較單元的大于輸出信號(hào)為I時(shí)，終止判斷單元的大于或等于輸出信號(hào)GT or EQ為I,小于輸出信號(hào)LT為O,表不Datal大于或等于Data2。
[0123]當(dāng)接收到任何一個(gè)兩位靜態(tài)比較單元的小于輸出信號(hào)為I時(shí)，終止判斷單元的小于輸出信號(hào)LT為I,大于或等于輸出信號(hào)GT or EQ為O,表不Datal小于Data2。
[0124]當(dāng)接收到最低位的兩位靜態(tài)比較單元的等于輸出信號(hào)為I時(shí)，終止判斷單元的大于或等于輸出信號(hào)GT or EQ為I,小于輸出信號(hào)LT為O,表不Datal大于或等于Data2。
[0125]6、完成比較；
[0126]當(dāng)終止比較單元的大于或等于信號(hào)GT or EQ和小于信號(hào)LT有至少一個(gè)為I時(shí)，完成信號(hào)DONE就輸出為1，表示當(dāng)前數(shù)據(jù)的比較完成，電路不再工作。
[0127]上述實(shí)施例為本實(shí)用新型較佳的實(shí)施方式，但本實(shí)用新型的實(shí)施方式并不受所述實(shí)施例的限制，其他的任何未背離本實(shí)用新型的精神實(shí)質(zhì)與原理下所作的改變、修飾、替代、組合、簡(jiǎn)化，均應(yīng)為等效的置換方式，都包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種基于靜態(tài)邏輯實(shí)現(xiàn)的提前終止比較器，其特征在于，包括至少兩個(gè)兩位靜態(tài)比較單元和至少一個(gè)終止判斷單元，所述兩位靜態(tài)比較單元級(jí)聯(lián)，所述兩位靜態(tài)比較單元的級(jí)聯(lián)電路與終止判斷單元連接，所述兩位靜態(tài)比較單元的小于信號(hào)輸出端和大于信號(hào)輸出端分別與終止判斷單元的小于信號(hào)輸入端和大于信號(hào)輸入端連接，較高位的兩位靜態(tài)比較單元的相等信號(hào)輸出端與次高位的兩位靜態(tài)比較單元的相等信號(hào)輸入端連接，最低位的兩位靜態(tài)比較單元的相等信號(hào)輸出端與終止判斷單元的相等信號(hào)輸入端連接，所述兩位靜態(tài)比較單元的使能信號(hào)輸入端與終止判斷單元的使能信號(hào)輸入端連接； 所述兩位靜態(tài)比較單元包括大于比較電路、小于比較電路和相等比較電路； 所述大于比較電路包括第一 PMOS管(PD、第二 PMOS管(P2)、第三PMOS管(P3)、第四PMOS 管(P4)、第五 PMOS 管(P5)、第六 PMOS 管(P6)、第七 PMOS 管(P7)、第八 PMOS 管(P8)、第九 PMOS 管(P9)、第一 NMOS 管(N1)、第二 NMOS 管(N2)、第三 NMOS 管(N3)、第四 NMOS 管(N4)、第五NMOS管(N5)、第六NMOS管(N6)、第七NMOS管(N7)、第八NMOS管(N8)、第九NMOS管(N9)、第一反相器(I);所述第一 PMOS管(P1)的源極、第三PMOS管(P3)的源極、第四PMOS管(P4)的源極、第六PMOS管(P6)的源極、第八PMOS管(P8)的源極和第九PMOS管(P9)的源極均連接電源，第九NMOS管(N9)的源極接地； 第一 PMOS管(P1)的漏極與第二 PMOS管(P2)的源極相接，第二 PMOS管(P2)的漏極與第一 NMOS管(N1)、第二 NMOS管(N2)的漏極相接； 第三PMOS管(P3)、第四PMOS管(P4)的漏極與第五PMOS管(P5)的源極相接，第五PMOS管(P5)的漏極與第五NMOS管(N5)的漏極相接，第五NMOS管(N5)的源極與第三NMOS管(N3)、第四NMOS管(N4)的漏極相接； 第六PMOS管(P6)的漏極與第七PMOS管(P7)的源極相接，第七PMOS管(P7)的漏極與第六NMOS管(N6)的漏極相接，第六NMOS管(N6)的源極與第七NMOS管(N7)的漏極相接；第八PMOS管(P8)、第九PMOS管(P9)的漏極與第一反相器(I)的輸入端相接； 第二 PMOS管(P2)的漏極與第五PMOS管(P5)、第五NMOS管(N5)的柵極相接，第五PMOS管(P5)的漏極與第七PMOS管(P7)的漏極相接，第七PMOS管(P7)的漏極與第一反相器(I)的輸入端相接； 第一 NMOS 管(N1)、第二 NMOS 管(N2)、第三 NMOS 管(N3)、第四 NMOS 管(N4)、第七 NMOS管(N7)的源極均與第八NMOS管(N8)的漏極相接，第八NMOS管(N8)的源極與第九NMOS管(N9)的漏極相接； 第一 PMOS管(P1)和第一 NMOS管(N1)的柵極均連接第一數(shù)據(jù)低位非信號(hào)(Λ );第二PMOS管(P2)和第二 NMOS管(N2)的柵極均連接第二數(shù)據(jù)低位信號(hào)(Btl);第三PMOS管(P3)和第三NMOS管(N3)的柵極均連接第一數(shù)據(jù)高位信號(hào)(A1);第四PMOS管(P4)的柵極和第四NMOS管(N4)的柵極均連接第二數(shù)據(jù)高位非信號(hào)(瓦).，第六PMOS管(P6)和第六NMOS管(N6)的柵極均連接第一數(shù)據(jù)高位信號(hào)(A1);第七PMOS管(P7)和第七NMOS管(N7)的柵極均連接第二數(shù)據(jù)高位非信號(hào)(瓦);第八PMOS管(P8)和第八NMOS管(N8)的柵極均連接相等信號(hào)的輸入端(EQin);第九PMOS管(P9)和第九NMOS管(N9)的柵極均連接使能信號(hào)(EN)；所述小于比較電路包括第十PMOS管(Pltl)、第i^一 PMOS管(P11)、第十二 PMOS管(P12)、第十三PMOS管(P13)、第十四PMOS管(P14)、第十五PMOS管(P15)、第十六PMOS管(P16)、第十七 PMOS 管(P17)、第十八 PMOS 管(P18)、第十 NMOS 管(Nltl)、第i^一 NMOS 管(N11)、第十二NMOS管(N12)、第十三NMOS管(N13)、第十四NMOS管(N14)、第十五NMOS管(N15)、第十六NMOS管(N16)、第十七NMOS管(N17)、第十八NMOS管(N18)和第二反相器(2);所述第十PMOS管(P10)的源極、第十二PMOS管(P12)的源極、第十三PMOS管(P13)的源極、第十五PMOS管(P15)的源極、第十七PMOS管(P17)的源極、第十八PMOS管(P18)的源極均連接電源，第十八NMOS管(N18)的源極接地； 第十PMOS管(Pltl)的漏極與第i^一 PMOS管(P11)的源極相接，第十NMOS管(Nltl)的漏極和第i^一 NMOS管(N11)的漏極均與第i^一 PMOS管(P11)的漏極相接； 第十二 PMOS管(P12)的漏極和第十三PMOS管(P13)的漏極均與第十四PMOS管(P14)的源極相接，第十四PMOS管(P14)的漏極與第十四NMOS管(N14)的漏極相接，第十二 NMOS管(N12)的漏極和第十三NMOS管(N13)的漏極均與第十四NMOS管(N14)的源極相接； 第十五PMOS管(P15)的漏極與第十六PMOS管(P16)的源極相接，第十六PMOS管(P16)的漏極與第十五NMOS管(N15)的漏極相接,第十五NMOS管(N15)的源極與第十六NMOS管(N16)的漏極相接； 第十七NMOS管(N17)的漏極和第十八NMOS管(N18)的漏極均與第二反相器(2)的輸入端相接； 第十四PMOS管(P14)的柵極和第十四NMOS管(N14)的柵極均與第i^一 PMOS管(P11)的漏極相接，第十四PMOS管(P14)的漏極與第十六PMOS管(P16)的漏極相接，第十六PMOS管(P16)的漏極與第二反相器(2)的輸入端相接； 第十NMOS管(Nltl)的源極、第i^一 NMOS管(N11)的源極、第十二 NMOS管(N12)的源極、第十三NMOS管(N13)的源極、第十六NMOS管(N16)的源極均與第十七NMOS管(N17)的漏極相接，第十七NMOS管(N17)的源極與第十八NMOS管(N18)的漏極相接； 第十PMOS管(Pltl)的柵極和第十NMOS管(Nltl)的柵極均連接第一數(shù)據(jù)低位信號(hào)(Atl)；第i^一PMOS管(P11)、第i^一NMOS管(N11)的柵極接第二數(shù)據(jù)低位非信號(hào)(瓦);第十二PMOS管(P12)的柵極和第十二 NMOS管(N12)的柵極均連接第一數(shù)據(jù)高位非信號(hào)(7)第十三PMOS管(P13)的柵極和第十三NMOS管(N13)的柵極均連接第二數(shù)據(jù)高位信號(hào)(B1);第十五PMOS管(P15)的柵極和第十五NMOS管(N15)的柵極均連接第一數(shù)據(jù)高位非信號(hào)(4 );第十六PMOS管(P16)的柵極和第十六NMOS管(N16)的柵極均連接第二數(shù)據(jù)高位信號(hào)(B1);第十七PMOS管(P17)的柵極和第十七NMOS管(N17)的柵極均連接相等信號(hào)的輸入端(EQin)；第十八PMOS管(P18)的柵極和第十八NMOS管(N18)的柵極均連接使能信號(hào)(EN)； 所述相等比較電路包括第十九PMOS管(P19)、第二十PMOS管(P2tl)、第二i^一 PMOS管(P21)、第二十二 PMOS管(P22)、第二十三PMOS管(P23)、第二十四PMOS管(P24)、第二十五PMOS 管(P25)、第二十六 PMOS 管(P26)、第二十七 PMOS 管(P27)、第二十八 PMOS 管(P28)、第十九 NMOS 管(N19)、第二十 NMOS 管(N2tl)、第二i^一 NMOS 管(N21)、第二十二 NMOS 管(N22)、第二十三NMOS管(N23)、第二十四NMOS管(N24)、第二十五NMOS管(N25)、第二十六NMOS管(N26)、第二十七NMOS管(N27)、第二十八NMOS管(N28)和第三反相器(3);所述第十九PMOS管(P19)的源極、第二十一 PMOS管(P21)的源極、第二十三PMOS管(P23)的源極、第二十五PMOS管(P25)的源極、第二十七PMOS管(P27)的源極、第二十八PMOS管(P28)的源極均連接電源，第二十八NMOS管(N28)的源極接地； 第十九PMOS管(P19)的漏極與第二十PMOS管(P2tl)的源極相接，第二i^一 PMOS管(P21)的漏極與第二十二 PMOS管(P22)的源極相接，第十九PMOS管(P19)的漏極與第二i^一 PMOS管(P21)的漏極相接；第二十三PMOS管(P23)的漏極與第二十四PMOS管(P24)的源極相接，第二十五PMOS管(P25)的漏極與第二十六PMOS管(P26)的源極相接，第二十三PMOS管(P23)的漏極與第二十五PMOS管(P25)的漏極相接； 第二十PMOS管(P2tl)的漏極、第二十二 PMOS管(P22)的漏極、第二十四PMOS管(P24)的漏極、第二十六PMOS管(P26)的漏極、第二十七PMOS管(P27)的漏極和第二十八PMOS管(P28)的漏極均與第三反相器(3)的輸入端相接； 第二十PMOS管(P2tl)的漏極與第十九NMOS管(N19)的漏極相接，第十九NMOS管(N19)的源極與第二i^一 NMOS管(N21)的漏極相接，第二i^一 NMOS管(N21)的源極與第二十三NMOS管(N23)的漏極相接，第二十三NMOS管(N23)的源極與第二十五NMOS管(N25)的漏極相接；第二十六PMOS管(P26)的漏極與第二十NMOS管(N2tl)的漏極相接，第二十NMOS管(N2tl)的源極與第二十二 NMOS管(N22)的漏極相接，第二十二 NMOS管(N22)的源極與第二十四NMOS管(N24)的漏極相接，第二十四NMOS管(N24)的源極與第二十六NMOS管(N26)的漏極相接；第二H^一 NMOS管(N21)的漏極與第二十二 NMOS管(N22)的漏極相接，第二十五NMOS管(N25)的源極和第二十六NMOS管(N26)的源極均與第二十七NMOS管(N27)的漏極相接，第二十七NMOS管(N27)的源極與第二十八NMOS管(N28)的漏極相接； 第十九PMOS管(P19)的柵極和第十九NMOS管(N19)的柵極均連接第一數(shù)據(jù)低位信號(hào)(A0);第二十PMOS管(P2tl)的柵極和第二十NMOS管(N2tl)的柵極均連接第一數(shù)據(jù)低位非信號(hào)(Λ );第二十一PMOS管(P21)的柵極和第二十一NMOS管(N21)的柵極均連接第二數(shù)據(jù)低位信號(hào)(Btl);第二十二 PMOS管(P22)的柵極和第二十二 NMOS管(N22)的柵極均連接第二數(shù)據(jù)低位非信號(hào)(?);第二十三PMOS管(P23)的柵極和第二十三NMOS管(N23)的柵極均連接第一數(shù)據(jù)高位信號(hào)(A1);第二十四PMOS管(P24)的柵極和第二十四NMOS管(N24)的柵極均連接第一數(shù)據(jù)高位非信號(hào)(7)第二十五PMOS管(P25)的柵極和第二十五NMOS管(N25)的柵極均連接第二數(shù)據(jù)高位信號(hào)(B1);第二十六PMOS管(P26)的柵極和第二十六匪OS管(N26)的柵極均連接第二數(shù)據(jù)高位非信號(hào)(瓦);第二十七PMOS管(P27)的柵極和第二十七NMOS管(N27)的柵極均連接相等信號(hào)的輸入端(EQin);第二十八PMOS管(P28)的柵極和第二十八NMOS管(N28)的柵極均連接使能信號(hào)(EN)； 所述終止判斷單元包括大于或等于信號(hào)判斷電路、小于信號(hào)判斷電路和邏輯或門(ORl)； 所述大于或等于信號(hào)判斷電路包括等于信號(hào)PMOS管(Peq)、第O大于信號(hào)PMOS管(Pgt0)、第I大于信號(hào)PMOS管(Pm)、第N-1大于信號(hào)PMOS管(PeTn-1)、第一使能信號(hào)PMOS管(Peni)、等于信號(hào)NMOS管(Neq)、第O大于信號(hào)NMOS管(Nctci)、第I大于信號(hào)NMOS管(Nm)、第N-1大于信號(hào)NMOS管(NCTlri)、第一使能信號(hào)NMOS管(Neni)和第四反相器⑷；所述等于信號(hào)PMOS管(Peq)、第O大于信號(hào)PMOS管(PeTCI)、第I大于信號(hào)PMOS管(Pm)和第N-1大于信號(hào)PMOS管(Pmri)串聯(lián)； 所述第N-1大于信號(hào)PMOS管(Pmri)的源極和第一使能信號(hào)PMOS管(Peni)的源極連接，等于信號(hào)PMOS管(Peq)的漏極和第一使能信號(hào)PMOS管(Peni)的漏極連接，第一使能信號(hào)PMOS管(Peni)的源極接電源； 所述等于信號(hào)NMOS管(Neq)、第O大于信號(hào)NMOS管(NeTCI)、第I大于信號(hào)NMOS管(Nm)和第N-1大于信號(hào)NMOS管(NCTlri)并聯(lián)； 所述等于信號(hào)NMOS管(Neq)的源極、第O大于信號(hào)NMOS管(NeTCI)的源極、第I大于信號(hào)NMOS管(Nm)的源極、第N-1大于信號(hào)NMOS管(Nmri)的源極均與第一使能信號(hào)NMOS管(Neni)的漏極連接，第一使能信號(hào)NMOS管(Neni)的源極接地； 所述等于信號(hào)NMOS管(Neq)的漏極與第四反相器(4)的輸入端連接； 所述等于信號(hào)PMOS管(Peq)的柵極和等于信號(hào)NMOS管(Neq)的柵極均連接相等輸入信號(hào)(EQ);第O大于信號(hào)PMOS管(PeTCI)的柵極和第O大于信號(hào)NMOS管(Nctci)的柵極均連接第O大于信號(hào)(GT[O]);第I大于信號(hào)PMOS管(Pm)的柵極和第I大于信號(hào)NMOS管(Nm)的柵極均連接第I大于信號(hào)(GT[I]);第N-1大于信號(hào)PMOS管(Pmri)的柵極和第N-1大于信號(hào)NMOS管(Nctih)的柵極均連接第N-1大于信號(hào)(GT[N-1]);第一使能信號(hào)PMOS管(Peni)的柵極和第一使能信號(hào)NMOS管(Neni)的柵極均連接使能信號(hào)(EN)； 所述小于信號(hào)判斷電路包括第O小于信號(hào)PMOS管(Puo)、第I小于信號(hào)PMOS管(Pm)、第N-1小于信號(hào)PMOS管(Pmri)、第二使能信號(hào)PMOS管(Pen2)、第O小于信號(hào)NMOS管(Nutl)、第I小于信號(hào)NMOS管(Nm)、第N-1小于信號(hào)NMOS管(Nuiri)、第二使能信號(hào)NMOS管(Nen2)和第五反相器(5)； 所述第O小于信號(hào)PMOS管(Puo)、第I小于信號(hào)PMOS管(Pm)和第N-1小于信號(hào)PMOS管(Pm)串聯(lián)； 所述第N-1小于信號(hào)PMOS管(Putl)的源極和第二使能信號(hào)PMOS管(Pen2)的源極連接，第O小于信號(hào)PMOS管(Putl)的漏極和第二使能信號(hào)PMOS管(Pen2)的漏極連接，第二使能信號(hào)PMOS管(Pen2)的源極接電源； 所述第O小于信號(hào)NMOS管(Nuo)、第I小于信號(hào)NMOS管(Nm)和第N-1小于信號(hào)NMOS管(Nutl)并聯(lián)； 所述第O小于信號(hào)NMOS管(Nutl)的源極、第I小于信號(hào)NMOS管(Nm)的源極、第N-1小于信號(hào)NMOS管(Nmri)的源極和第二使能信號(hào)NMOS管(Nen2)的源極均與第二使能信號(hào)NMOS管(Nen2)的漏極連接，第二使能信號(hào)NMOS管(Nen2)的源極接地； 所述第O小于信號(hào)NMOS管(Nutl)的漏極與第五反相器(5)的輸入端連接； 所述第O小于信號(hào)PMOS管(Putl)的柵極和第O小于信號(hào)NMOS管(Nutl)的柵極均連接第O小于信號(hào)(LT[O]);第I小于信號(hào)PMOS管(Pm)的柵極和第I小于信號(hào)NMOS管(Nm)的柵極均連接第I小于信號(hào)(LT[1]);第N-1小于信號(hào)PMOS管(Pmri)的柵極和第N-1小于信號(hào)NMOS管(Nmri)的柵極均連接第N-1小于信號(hào)(LT[N-1]);第二使能信號(hào)PMOS管(Pen2)的柵極和第二使能信號(hào)NMOS管(Nen2)的柵極均連接使能信號(hào)(EN)； 所述第四反相器⑷的輸出端大于或等于信號(hào)(GT or EQ)、第五反相器(5)的輸出端小于信號(hào)(LT)與邏輯或門(ORl)的輸入端連接。
【文檔編號(hào)】H03K5/22GK203984376SQ201420244130
【公開日】2014年12月3日 申請(qǐng)日期:2014年5月13日 優(yōu)先權(quán)日:2014年5月13日
【發(fā)明者】姜小波, 鄭帥, 李振寧 申請(qǐng)人:華南理工大學(xué)