一種非易失性布爾邏輯運(yùn)算電路的制作方法
【專利摘要】本實(shí)用新型公開(kāi)了一種非易失性布爾邏輯運(yùn)算電路，布爾邏輯運(yùn)算電路具有兩個(gè)輸入端和一個(gè)輸出端，包括第一阻變?cè)﨧1和第二阻變?cè)﨧2；第一阻變?cè)﨧1的負(fù)極作為邏輯運(yùn)算電路的第一輸入端，第二阻變?cè)﨧2的負(fù)極作為邏輯運(yùn)算電路的第二輸入端，第二阻變?cè)﨧2的正極與第一阻變?cè)﨧1的正極連接后作為邏輯運(yùn)算電路的輸出端。本實(shí)用新型通過(guò)對(duì)非易失性布爾邏輯運(yùn)算電路進(jìn)行操作可實(shí)現(xiàn)至少16種基本布爾邏輯操作。通過(guò)兩個(gè)阻變?cè)罱ǖ倪壿嬰娐?，可根?jù)需求實(shí)現(xiàn)至少16種基本布爾邏輯運(yùn)算，邏輯運(yùn)算的結(jié)果直接存儲(chǔ)在阻變?cè)碾娮锠顟B(tài)中，實(shí)現(xiàn)了計(jì)算和存儲(chǔ)的融合，并且邏輯電路所需的器件數(shù)少、操作簡(jiǎn)單，可以節(jié)省計(jì)算功耗和時(shí)間，提高計(jì)算效率。
【專利說(shuō)明】一種非易失性布爾邏輯運(yùn)算電路

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于數(shù)字電路領(lǐng)域，更具體的，涉及一種非易失性16種基本布爾邏輯的運(yùn)算電路。

【背景技術(shù)】
[0002]憶阻器(Memristor)被認(rèn)為是電阻、電容、電感外的第四種基本電路元件，能夠記憶流經(jīng)的電荷量，其電阻值能夠通過(guò)控制電流變化而隨之改變。憶阻器的高阻態(tài)和低阻態(tài)可以用來(lái)存儲(chǔ)“O”和“1”，用于信息存儲(chǔ)，具有非易失性、低功耗、高速、高集成度等優(yōu)點(diǎn)。此夕卜，憶阻器還被提出可以實(shí)現(xiàn)狀態(tài)邏輯運(yùn)算，邏輯運(yùn)算的結(jié)果直接存儲(chǔ)在器件的電阻狀態(tài)中。也就是說(shuō)，利用憶阻器可以將計(jì)算與存儲(chǔ)在同一器件或是電路中完成，實(shí)現(xiàn)信息存儲(chǔ)和計(jì)算的融合，提高信息處理的效率，從功能的角度推動(dòng)信息存儲(chǔ)器的發(fā)展。這樣一種信息存儲(chǔ)和計(jì)算融合的架構(gòu)被認(rèn)為是突破傳統(tǒng)計(jì)算機(jī)發(fā)展所面臨的馮諾依曼瓶頸的有力途徑。而如何基于憶阻器實(shí)現(xiàn)非易失性的布爾邏輯運(yùn)算，是開(kāi)發(fā)非易失性邏輯運(yùn)算電路、芯片、系統(tǒng)，以及發(fā)展新型計(jì)算機(jī)架構(gòu)的關(guān)鍵基礎(chǔ)。
[0003]申請(qǐng)?zhí)?01210234665.X，申請(qǐng)日2012年7月9，發(fā)明名稱為“一種基于憶阻器的邏輯門電路”的申請(qǐng)文件中采用了 3個(gè)憶阻器、I個(gè)單向?qū)ㄔ虸個(gè)電阻能夠?qū)崿F(xiàn)與邏輯和或邏輯，然而，該裝置無(wú)法實(shí)現(xiàn)完備的16種布爾邏輯，且憶阻器儲(chǔ)存的狀態(tài)采用電流讀出方式，不利于數(shù)字邏輯的級(jí)聯(lián)。
實(shí)用新型內(nèi)容
[0004]針對(duì)現(xiàn)有技術(shù)的缺陷，本實(shí)用新型的目的在于提供一種可以實(shí)現(xiàn)16種布爾邏輯運(yùn)算的非易失性布爾邏輯運(yùn)算電路。
[0005]本實(shí)用新型提供的非易失性布爾邏輯運(yùn)算電路，其具有兩個(gè)輸入端和一個(gè)輸出端，包括第一阻變?cè)﨧l和第二阻變?cè)﨧2 ;所述第一阻變?cè)﨧l的負(fù)極作為邏輯運(yùn)算電路的第一輸入端，所述第二阻變?cè)﨧2的負(fù)極作為邏輯運(yùn)算電路的第二輸入端，所述第二阻變?cè)﨧2的正極與所述第一阻變?cè)﨧l的正極連接后作為所述邏輯運(yùn)算電路的輸出端。
[0006]其中，非易失性布爾邏輯運(yùn)算電路運(yùn)算結(jié)果表達(dá)式為L(zhǎng)=A.B.\V.R+( A
+B) -W-R+A-B-W-R + ^ A+B ).W.R ;其中A為第一輸入端輸入的信號(hào)，B為第二輸入端輸入的信號(hào)，W為初始化的寫入方向，R為邏輯運(yùn)算結(jié)果的讀出方向。
[0007]其中，所述第一阻變?cè)偷诙枳冊(cè)閼涀杵鳌?br> [0008]本實(shí)用新型提供的非易失性布爾邏輯運(yùn)算電路，其具有兩個(gè)輸入端和一個(gè)輸出端，其特征在于，包括第三阻變?cè)﨧3和第四阻變?cè)﨧4 ;所述第三阻變?cè)﨧3的正極作為邏輯運(yùn)算電路的第一輸入端，所述第四阻變?cè)﨧4的正極作為邏輯運(yùn)算電路的第二輸入端，所述第四阻變?cè)﨧4的負(fù)極與所述第三阻變?cè)﨧3的負(fù)極連接后作為所述邏輯運(yùn)算電路的輸出端。
[0009]其中，非易失性布爾邏輯運(yùn)算電路運(yùn)算結(jié)果表達(dá)式為l=D.E -W-R+
(D+E) -W-R + D-E-W-R + (D+E ) WR ;其中D為第三輸入端輸入的信號(hào)，E為第四輸入端輸入的信號(hào)，W為初始化的寫入方向，R為邏輯運(yùn)算結(jié)果的讀出方向。
[0010]其中，所述第一阻變?cè)偷诙枳冊(cè)閼涀杵鳌?br> [0011]本實(shí)用新型提供的非易失性布爾邏輯運(yùn)算電路，其具有兩個(gè)輸入端和一個(gè)輸出端，包括:第五阻變?cè)﨧5、第六阻變?cè)﨧6、第一電阻R1、第一開(kāi)關(guān)元件S1和第一電壓轉(zhuǎn)換器；所述第五阻變?cè)﨧5的負(fù)極作為邏輯運(yùn)算電路的第一輸入端，所述第六阻變?cè)﨧6的負(fù)極作為邏輯運(yùn)算電路的第二輸入端，所述第六阻變?cè)﨧6的正極和所述第五阻變?cè)﨧5的正極連接后與所述第一開(kāi)關(guān)元件的第一端相連；第一開(kāi)關(guān)元件的第二端通過(guò)所述第一電阻R1接地，第一電壓轉(zhuǎn)換器的第一端與所述第一開(kāi)關(guān)元件的第二端相連，第一電壓轉(zhuǎn)換器的第二端作為邏輯運(yùn)算電路的輸出端；邏輯電路的第一輸入端和第二輸入端用于輸入信號(hào)；邏輯電路的輸出端用于輸出信號(hào)。
[0012]其中，第一電壓轉(zhuǎn)換器的閾值為R/ (R+Rl) Vr到R/ (R+Rh) Vr之間的一個(gè)值，其中，R為所述第一電阻的阻值，Rl為所述阻變?cè)妥钑r(shí)的阻值，Rh為所述阻變?cè)咦钑r(shí)的阻值，Vr為讀電壓的大小。
[0013]其中，所述第一開(kāi)關(guān)元件SI為第一壓控開(kāi)關(guān)；所述第一電壓轉(zhuǎn)換器包括第二壓控開(kāi)關(guān)和第三壓控開(kāi)關(guān)；所述第一壓控開(kāi)關(guān)為高電平導(dǎo)通且低電平關(guān)斷的開(kāi)關(guān)元件；所述第二壓控開(kāi)關(guān)為高電平導(dǎo)通且低電平關(guān)斷的開(kāi)關(guān)元件；所述第三壓控開(kāi)關(guān)為低電平導(dǎo)通且高電平關(guān)斷的開(kāi)關(guān)元件。
[0014]其中，所述第一壓控開(kāi)關(guān)和所述第二壓控開(kāi)關(guān)為N型場(chǎng)效應(yīng)晶體管，所述第三壓控開(kāi)關(guān)為P型場(chǎng)效應(yīng)晶體管。
[0015]本實(shí)用新型通過(guò)兩個(gè)阻變?cè)罱ǖ倪壿嬰娐?，可根?jù)需求實(shí)現(xiàn)至少16種基本布爾邏輯運(yùn)算，邏輯運(yùn)算的結(jié)果直接存儲(chǔ)在阻變?cè)碾娮锠顟B(tài)中，實(shí)現(xiàn)了計(jì)算和存儲(chǔ)的融合，并且邏輯電路所需的器件數(shù)少、操作簡(jiǎn)單，因此，可以節(jié)省計(jì)算功耗和時(shí)間，提高計(jì)算效率。

【專利附圖】

【附圖說(shuō)明】
[0016]圖1為憶阻器的伏安特性曲線示意圖；
[0017]圖2為互補(bǔ)型憶阻器的伏安特性曲線示意圖；
[0018]圖3為雙極性憶阻器的狀態(tài)轉(zhuǎn)換圖；
[0019]圖4為兩種互補(bǔ)型憶阻器的狀態(tài)轉(zhuǎn)換圖；
[0020]圖5為本實(shí)用新型非易失性布爾邏輯電路實(shí)施例一的結(jié)構(gòu)示意圖；
[0021]圖6為本實(shí)用新型非易失性布爾邏輯電路操作方法實(shí)施例一的流程示意圖；
[0022]圖7為本實(shí)用新型非易失性布爾邏輯電路實(shí)施例二的結(jié)構(gòu)示意圖；
[0023]圖8為本實(shí)用新型非易失性布爾邏輯電路操作方法實(shí)施例二的流程示意圖；
[0024]圖9為本實(shí)用新型非易失性布爾邏輯電路電壓讀出實(shí)施例三的示意圖；
[0025]圖10為本實(shí)用新型非易失性布爾邏輯電路電壓讀出實(shí)施例四的示意圖。

【具體實(shí)施方式】
[0026]為了使本實(shí)用新型的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本實(shí)用新型，并不用于限定本實(shí)用新型。
[0027]針對(duì)現(xiàn)有技術(shù)的以上缺陷和改進(jìn)需求，本實(shí)用新型的目的在于提供一種非易失性布爾邏輯電路及其操作方法，以在一個(gè)電路中實(shí)現(xiàn)16種布爾邏輯運(yùn)算，存儲(chǔ)結(jié)果可直接非易失性的存儲(chǔ)在電路狀態(tài)中，從而實(shí)現(xiàn)計(jì)算和存儲(chǔ)的融合。
[0028]圖5示出了本實(shí)用新型實(shí)施例第一方面提供的非易失性布爾邏輯運(yùn)算電路實(shí)施例一的結(jié)構(gòu)，為了便于說(shuō)明，僅示出了與本實(shí)用新型實(shí)施例相關(guān)的部分，詳述如下:
[0029]下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對(duì)本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例。基于本實(shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。
[0030]本實(shí)用新型及上述附圖中的術(shù)語(yǔ)“第一”、“第二”等(如果存在)是用于區(qū)別類似的對(duì)象，而不必用于描述特定的順序或先后次序。應(yīng)該理解這樣使用的數(shù)據(jù)在適當(dāng)情況下可以互換，以便這里描述的本實(shí)用新型的實(shí)施例例如能夠以除了在這里圖示或描述的那些以外的順序?qū)嵤?。此外，術(shù)語(yǔ)“包括”和“具有”以及他們的任何變形，意圖在于覆蓋不排他的包含，例如，包含了一系列步驟或單元的過(guò)程、方法、系統(tǒng)、產(chǎn)品或設(shè)備不必限于清楚地列出的那些步驟或單元，而是可包括沒(méi)有清楚地列出的或?qū)τ谶@些過(guò)程、方法、產(chǎn)品或設(shè)備固有的其它步驟或單元。
[0031]在介紹本實(shí)用新型的技術(shù)方案之前，首先介紹以憶阻器為代表的阻變器件的一些特性，圖1為雙極性憶阻器的伏安特性曲線示意圖，圖2為互補(bǔ)型憶阻器的伏安特性曲線。從圖1可以看出，當(dāng)加在憶阻器兩端的正向電壓大于等于第一阻變閾值V1時(shí)，憶阻器從高阻態(tài)變?yōu)榈妥钁B(tài)，當(dāng)加在憶阻器的負(fù)向電壓小于等于第二阻變閾值V2時(shí)，憶阻器從低阻態(tài)變?yōu)楦咦钁B(tài)。其狀態(tài)轉(zhuǎn)換圖如圖3所示，當(dāng)憶阻器處于高阻狀態(tài)時(shí)，只有正向偏置會(huì)使得它的狀態(tài)由高阻變?yōu)榈妥?，反向偏置或是無(wú)電壓偏置，都不會(huì)使得它的狀態(tài)發(fā)生變化；當(dāng)憶阻器處于低阻狀態(tài)時(shí)，只有反向偏置會(huì)使得它的狀態(tài)由低阻變?yōu)楦咦?，正向偏置或是無(wú)電壓偏置，都不會(huì)使得它的狀態(tài)發(fā)生變化。
[0032]基于上述憶阻器的特性，本實(shí)用新型中通過(guò)控制憶阻器兩端的電壓，達(dá)到控制憶阻器阻態(tài)的目的，通過(guò)憶阻器阻態(tài)的變化來(lái)存儲(chǔ)邏輯“O”和“ I ”。例如當(dāng)憶阻器為低阻時(shí)，憶阻器存儲(chǔ)邏輯1，當(dāng)憶阻器為高阻時(shí)，憶阻器存儲(chǔ)邏輯0，當(dāng)然，也可以在憶阻器為低阻時(shí)，憶阻器存儲(chǔ)邏輯0，當(dāng)憶阻器為高阻時(shí)，憶阻器存儲(chǔ)邏輯I。
[0033]值得一提的是，本實(shí)用新型中所采用的兩個(gè)背靠背連接的憶阻器可稱為互補(bǔ)型憶阻器或互補(bǔ)型阻變開(kāi)關(guān)(CRS)，可以采用一定的工藝把它直接做成一個(gè)三端器件，其狀態(tài)圖如圖4所示，當(dāng)憶阻器處于低阻/高阻狀態(tài)時(shí)，只有正向偏置會(huì)使得它的狀態(tài)由低阻/高阻變?yōu)楦咦?低阻，反向偏置或是無(wú)電壓偏置，都不會(huì)使得它的狀態(tài)發(fā)生變化；當(dāng)憶阻器處于低阻狀態(tài)時(shí)，只有反向偏置會(huì)使得它的狀態(tài)由低阻變?yōu)楦咦?，正向偏置或是無(wú)電壓偏置，都不會(huì)使得它的狀態(tài)發(fā)生變化。
[0034]下面以具體地實(shí)施例對(duì)本實(shí)用新型的技術(shù)方案進(jìn)行詳細(xì)說(shuō)明。下面這幾個(gè)具體的實(shí)施例可以相互結(jié)合，對(duì)于相同或相似的概念或過(guò)程可能在某些實(shí)施例不再贅述。
[0035]圖5為本實(shí)用新型非易失性布爾邏輯電路實(shí)施例一的結(jié)構(gòu)示意圖，為了便于圖示，圖5中的阻變器件以憶阻器為例標(biāo)出，本領(lǐng)域技術(shù)人員可以理解，阻變器件還可以是磁隨機(jī)存儲(chǔ)器(包括自旋轉(zhuǎn)移力矩磁阻存儲(chǔ)器STT-MRAM、磁隧道結(jié)單元MTJ以及自旋閥等)、阻變存儲(chǔ)器、相變存儲(chǔ)器或者其他類型的可在高阻態(tài)和低阻態(tài)下可逆轉(zhuǎn)變的阻變器件，如圖5所示，本實(shí)用新型實(shí)施例提供的邏輯運(yùn)算電路包括:第一阻變?cè)﨧1、第二阻變?cè)﨧2;
[0036]其中，第一阻變?cè)﨧1的第一端511作為邏輯運(yùn)算電路的第一輸入端，第二阻變?cè)﨧2的第一端521作為邏輯運(yùn)算電路的第二輸入端，第二阻變?cè)﨧2的第二端522和第一阻變兀件M1的第二端512連接后作為邏輯運(yùn)算電路的第一輸出端；第一輸入端和第二輸入端用于輸入信號(hào)；第一輸出端用于輸出信號(hào)。
[0037]其中，阻變?cè)牡谝欢藶樽枳冊(cè)呢?fù)極，阻變?cè)牡诙藶樽枳冊(cè)恼龢O。
[0038]阻變?cè)恼龢O和負(fù)極是指當(dāng)從正極施加足夠大的正向偏置時(shí)，能使阻變?cè)母咦钁B(tài)變?yōu)榈妥钁B(tài)；當(dāng)從負(fù)極施加足夠大的正向偏置時(shí)，能使阻變?cè)牡妥钁B(tài)變?yōu)楦咦钁B(tài)。
[0039]在這里需指出本實(shí)施例中，當(dāng)?shù)谝惠斎攵藶榈碗娖剑诙斎攵藶楦唠娖綍r(shí)，第一阻變?cè)﨧1的存儲(chǔ)狀態(tài)會(huì)變?yōu)榈妥?，即進(jìn)行I的存儲(chǔ)，第二阻變?cè)﨧2的存儲(chǔ)狀態(tài)會(huì)變?yōu)楦咦?，即進(jìn)行O的存儲(chǔ)；當(dāng)?shù)谝惠斎攵藶楦唠娖?，而第二輸入端為低電平時(shí)，第一阻變?cè)拇鎯?chǔ)狀態(tài)會(huì)變?yōu)楦咦?，即進(jìn)行O的存儲(chǔ)，第二阻變?cè)﨧2的存儲(chǔ)狀態(tài)會(huì)變?yōu)榈妥?，即進(jìn)行I的存儲(chǔ)；當(dāng)?shù)谝惠斎攵撕偷诙斎攵送瑫r(shí)輸入高電平或同時(shí)輸入低電平時(shí)，第一阻變?cè)﨧1和第二阻變?cè)﨧2會(huì)保持初始狀態(tài)不變。而在讀操作過(guò)程中所施加的讀電壓不會(huì)使得阻變?cè)臓顟B(tài)發(fā)生變化。
[0040]本實(shí)用新型在完成布爾邏輯操作過(guò)程需要進(jìn)行三步操作，下面將以實(shí)施例給出:首先需要對(duì)邏輯電路中的阻變?cè)M(jìn)行初始狀態(tài)的寫入。我們把施加在第一輸入端為高電平，第二輸入端為低電平的寫操作記為W，稱為正向?qū)懭?；而把施加在第一輸入端為低電平，第二輸入端為高電平的寫操作記為稱為反向?qū)懭?。故在初始狀態(tài)寫入步驟中，若第一輸入端為高電平，第二輸入端為低電平，則W= 1，^=0，完成此步操作后，第一阻變?cè)﨧1變?yōu)楦咦钁B(tài)，第二阻變?cè)﨧2變?yōu)榈妥钁B(tài)。而在初始狀態(tài)寫入步驟中，若第一輸入端為低電平，第二輸入端為高電平，則W = 0，^=I，完成此步操作后，第一阻變?cè)﨧1變?yōu)榈妥钁B(tài)，第二阻變?cè)﨧2變?yōu)楦咦钁B(tài)。
[0041]然后是對(duì)邏輯電路進(jìn)行邏輯操作的步驟。此步驟是在第一輸入端輸入信號(hào)A，在第二輸入端輸入信號(hào)B，通過(guò)此步驟完成布爾邏輯操作，但此步驟并沒(méi)有直接產(chǎn)生操作結(jié)果，而是將操作結(jié)果存儲(chǔ)在第一阻變?cè)﨧1和第二阻變?cè)﨧2中。如:當(dāng)初始狀態(tài)為W = I時(shí)，有第一阻變?cè)﨧1初始狀態(tài)為高阻態(tài)，第二阻變?cè)﨧2初始狀態(tài)為低阻態(tài)。當(dāng)A = 0，B = O時(shí),第一阻變?cè)﨧1保持為高阻態(tài),第二阻變?cè)﨧2保持為低阻態(tài)；當(dāng)A = Ι,Β = I時(shí)，第一阻變?cè)﨧1保持為高阻態(tài)，第二阻變?cè)﨧2保持為低阻態(tài)；當(dāng)A = 1，B = O時(shí)，第一阻變?cè)﨧1保持為高阻態(tài)，第二阻變?cè)﨧2保持為低阻態(tài)；只有當(dāng)A = O，B = I時(shí)，第一阻變?cè)﨧1變?yōu)榈妥钁B(tài)，第二阻變?cè)﨧2變?yōu)楦咦钁B(tài)。當(dāng)初始狀態(tài)為時(shí)，有第一阻變?cè)﨧1初始狀態(tài)為低阻態(tài)，第二阻變?cè)﨧2初始狀態(tài)為高阻態(tài)。當(dāng)Α = 0，Β = 0時(shí)，第一阻變?cè)﨧1保持為低阻態(tài)，第二阻變?cè)﨧2保持為高阻態(tài)；當(dāng)A = 1，B = I時(shí)，第一阻變?cè)﨧1保持為低阻態(tài),第二阻變?cè)﨧2保持為高阻態(tài)；當(dāng)A = O, B = I時(shí),第一阻變?cè)谋３譃榈妥钁B(tài)，第二阻變?cè)﨧2保持為高阻態(tài)；只有當(dāng)A = 1，B = O時(shí)，第一阻變?cè)﨧1變?yōu)楦咦钁B(tài)，第二阻變?cè)﨧2變?yōu)榈妥钁B(tài)。
[0042]最后是操作結(jié)果的讀出，我們把讀出第一阻變?cè)﨧1的阻態(tài)記為R，而把讀出第二阻變?cè)﨧2的阻態(tài)記為即當(dāng)進(jìn)行讀操作，若讀操作作用在第一阻變?cè)﨧1時(shí)，有R =
1，R^=0；若讀操作作用在第二阻變?cè)﨧2時(shí)，有R = 0，f=l。通過(guò)這三步操作我們可以知道操作結(jié)果，而操作結(jié)果不僅與初始狀態(tài)相關(guān)，與邏輯操作步相關(guān)，也與讀操作的方向相關(guān)。如:當(dāng)R = I時(shí)，若第一阻變?cè)﨧1為低阻態(tài)，則讀出I ;若第一阻變?cè)﨧1為高阻態(tài)，
則讀出O。當(dāng)f =1時(shí)，若第二阻變?cè)﨧2為低阻態(tài)，則讀出I ;若第二阻變?cè)﨧2為高阻態(tài)，則讀出O。
[0043]故完成以上三步可以進(jìn)行完整的邏輯操作，其邏輯操作的邏輯表達(dá)式為
L=A-B-W-R+ ( A+B) -W-R+A-B-W-R+ (A+B ) W-R ;其中 A 為第一輸入端輸入的信號(hào)，B為第二輸入端輸入的信號(hào)，W為初始化的寫入方向，R為邏輯運(yùn)算結(jié)果的讀出方向。
[0044]其中，W = I為正向初始化寫入，W = O為反向初始化寫入；R = I為讀出第一阻變?cè)﨧l存儲(chǔ)狀態(tài)，R = O為讀出第二阻變?cè)﨧2存儲(chǔ)狀態(tài)?！?br> [0045]下面我們來(lái)列出怎樣用上面的邏輯表達(dá)式完成16種布爾邏輯的實(shí)現(xiàn)形式，顯然這不是本表達(dá)式能實(shí)現(xiàn)的所有邏輯操作，而且利用本表達(dá)式實(shí)現(xiàn)16種布爾邏輯的方法不唯一?；诒緦?shí)用新型中的本表達(dá)式，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。
[0046]O 邏輯的實(shí)現(xiàn):A = O, B = O, W = O, R = O ;
[0047]即進(jìn)行邏輯操作O時(shí)，為反向?qū)懭?，第一輸入端A輸入0，第二輸入端B輸入0，反向讀出；
[0048]I 邏輯的實(shí)現(xiàn):A= I,B = O, W = O, R = O;
[0049]即進(jìn)行邏輯操作I時(shí)，為反向?qū)懭?，第一輸入端A輸入1，第二輸入端B輸入0，反向讀出；
[0050]P 邏輯的實(shí)現(xiàn):A = P, B = O, W = O, R = O ;
[0051]即進(jìn)行邏輯操作P時(shí)，為反向?qū)懭?，第一輸入端A輸入P，第二輸入端B輸入0，反向讀出；
[0052]Q 邏輯的實(shí)現(xiàn):A = O, B = Q, W = I,R = I;
[0053]即進(jìn)行邏輯操作Q時(shí)，為正向?qū)懭?，第一輸入端A輸入0，第二輸入端B輸入Q，正向讀出；
[0054]Y 邏輯的實(shí)現(xiàn):A = P，B = 1，W=1，R=1;
[0055]即進(jìn)行邏輯操作時(shí)，為正向?qū)懭?，第一輸入端A輸入P，第二輸入端B輸入1，正向讀出；
[0056]Q:邏輯的實(shí)現(xiàn):A= I,B = Q, W = O, R = O;
[0057]即進(jìn)行邏輯操作$時(shí)，為反向?qū)懭?，第一輸入端A輸入1，第二輸入端B輸入Q，反向讀出；
[0058]P+Q:邏輯的實(shí)現(xiàn):A = P, B = Q, W = I,R = O;
[0059]即進(jìn)行邏輯操作時(shí)，為正向?qū)懭?，第一輸入端A輸入P，第二輸入端B輸入Q，反向讀出；
[0060]P +Q 邏輯的實(shí)現(xiàn):A = P, B = Q, W = O, R = I ;
[0061]即進(jìn)行邏輯操作y+Q時(shí)，為反向?qū)懭耄谝惠斎攵薃輸入P，第二輸入端B輸入Q，正向讀出；
[0062]P.Q邏輯的實(shí)現(xiàn):A = P, B = Q, W = I, R = I ;
[0063]即進(jìn)行邏輯操作y.Q時(shí)，為正向?qū)懭?，第一輸入端A輸入P，第二輸入端B輸入Q，正向讀出；
[0064]P.Q:邏輯的實(shí)現(xiàn):A = P, B = Q, W = O, R = O ;
[0065]即進(jìn)行邏輯操作P.石時(shí)，為反向?qū)懭?，第一輸入端A輸入P，第二輸入端B輸入Q，反向讀出；
[0066]P.Q 邏輯的實(shí)現(xiàn):A = Q, B = P, W = O, R = Q ;
[0067]即進(jìn)行邏輯操作P *Q時(shí)，為反向?qū)懭?，第一輸入端A輸入Q，第二輸入端B輸入P，讀出方向同Q ；
[0068]P 邏輯的實(shí)現(xiàn):A = Q，B = P，W = 1，R = Q ;
[0069]即進(jìn)行邏輯操作時(shí)，為正向?qū)懭耄谝惠斎攵薃輸入Q，第二輸入端B輸入P，讀出方向同Q ；
[0070]P+Q 邏輯的實(shí)現(xiàn):A = Q，B = P，W = 0，R = P ;
[0071]即進(jìn)行邏輯操作P+Q時(shí)，為反向?qū)懭?，第一輸入端A輸入Q，第二輸入端B輸入P，讀出方向同P;
[0072]P+Q 邏輯的實(shí)現(xiàn):A = Q，B = P，W = 1，R = P ;
[0073]即進(jìn)行邏輯操作y+5"時(shí)，為正向?qū)懭耄谝惠斎攵薃輸入Q，第二輸入端B輸入P，讀出方向同P ;
[0074]P Q+P.Q 邏輯的實(shí)現(xiàn):A = P，B = 0，W = 0，R = Q;
[0075]即進(jìn)行異或邏輯操作時(shí)，為反向?qū)懭?，第一輸入端A輸入P，第二輸入端B輸入0，讀出方向同Q ；
[0076]P.Q+P.Q:邏輯的實(shí)現(xiàn):A = O, B = P，W= I, R = Qo
[0077]即進(jìn)行同或操作時(shí)，為正向?qū)懭耄谝惠斎攵薃輸入P，第二輸入端B輸入0，讀出方向同Q ；
[0078]圖6為本實(shí)用新型非易失性布爾邏輯電路控制方法實(shí)施例一的流程圖，圖6所示的方法可應(yīng)用于上述任意一種邏輯電路，對(duì)于邏輯電路的結(jié)構(gòu)，請(qǐng)參照?qǐng)D5及相應(yīng)的實(shí)施例的描述，在此不再贅述，本實(shí)施例的流程如下:
[0079]S601:通過(guò)給第一輸入端輸入高電平信號(hào)或低電平信號(hào)，并給第二輸入端輸入與所述第一輸入端相反的電平信號(hào)來(lái)控制第一阻變?cè)偷诙枳冊(cè)某跏紶顟B(tài)；
[0080]其中，當(dāng)?shù)谝惠斎攵说妮斎胄盘?hào)為高電平，且第二輸入端的輸入信號(hào)為低電平時(shí)，第一阻變?cè)某跏紶顟B(tài)寫為高阻狀態(tài)(即第一阻變?cè)粚懭氲某跏紶顟B(tài)為O);第二阻變?cè)某跏紶顟B(tài)寫為低阻狀態(tài)(即第二阻變?cè)粚懭氲某跏紶顟B(tài)為I);將上述初始狀態(tài)的寫入方式稱為正向?qū)懭?，記為W = I ；
[0081]當(dāng)?shù)谝惠斎攵说妮斎胄盘?hào)為低電平，且第二輸入端的輸入信號(hào)為高電平時(shí)，第一阻變?cè)某跏紝懭霠顟B(tài)為低阻狀態(tài)(即第一阻變?cè)粚懭氲某跏紶顟B(tài)為I);第二阻變?cè)某跏紝懭霠顟B(tài)為高阻狀態(tài)(第二阻變?cè)粚懭氲某跏紶顟B(tài)為O);將上述初始寫入狀態(tài)稱為反向?qū)懭?，記?IW;
[0082]S602:通過(guò)給第一輸入端輸入信號(hào)A，并給第二輸入端輸入信號(hào)B來(lái)改變第一阻變?cè)偷诙枳冊(cè)拇鎯?chǔ)狀態(tài)；
[0083]當(dāng)A為低電平，且B為高電平時(shí)，第一阻變?cè)拇鎯?chǔ)狀態(tài)從初始狀態(tài)變?yōu)榈妥钁B(tài)，第二阻變?cè)拇鎯?chǔ)狀態(tài)從初始狀態(tài)變?yōu)楦咦钁B(tài)；
[0084]當(dāng)A為高電平，且B為低電平時(shí)，第一阻變?cè)拇鎯?chǔ)狀態(tài)從初始狀態(tài)變?yōu)楦咦钁B(tài)，第二阻變?cè)拇鎯?chǔ)狀態(tài)從初始狀態(tài)變?yōu)榈妥钁B(tài)；
[0085]當(dāng)A和B同時(shí)為高電平或同時(shí)為低電平時(shí)，第一阻變?cè)偷诙枳冊(cè)?huì)保持初始狀態(tài)不變。
[0086]S603:通過(guò)給第一輸入端或第二輸入端輸入電壓實(shí)現(xiàn)輸出端的讀操作；
[0087]當(dāng)?shù)谝惠斎攵溯斎氲谝蛔x電壓，且第二輸入端懸空時(shí)，通過(guò)讀取輸出端的第一阻變?cè)碾娏鳙@得第一阻變?cè)拇鎯?chǔ)狀態(tài)；這種讀取方式記為R=I;
[0088]當(dāng)?shù)谝惠斎攵藨铱眨业诙斎攵溯斎氲诙x電壓時(shí)，通過(guò)讀取輸出端的第二阻變?cè)碾娏鳙@得第二阻變?cè)拇鎯?chǔ)狀態(tài)；這種讀取方式記為。
[0089]其中，讀電壓是幅值小于阻變?cè)l(fā)生阻態(tài)變化的電壓，S卩小于阻變?cè)拈撝惦妷骸?br> [0090]S604:根據(jù)所述A、B、R、W獲得邏輯運(yùn)算結(jié)果L=A.B W R+ ( A+B) -W-R+A-B-W-R+ (A+B ) W R。
[0091]其中A為第一輸入端輸入的信號(hào)，B為第二輸入端輸入的信號(hào)，W為初始化的寫入方向，R為邏輯運(yùn)算結(jié)果的讀出方向。而通過(guò)取特定的A、B、R、W，可以實(shí)現(xiàn)至少16種完備的布爾邏輯。
[0092](控制第一輸入端的電壓為第一讀電壓或是控制第二輸入端的電壓為第二讀電壓，對(duì)第一阻變?cè)蚴堑诙枳冊(cè)M(jìn)行運(yùn)算結(jié)果的讀出。
[0093]當(dāng)讀信號(hào)即第一讀電壓從第一輸入端輸入時(shí)，第二輸入端懸空，此時(shí)讀出的信號(hào)為通過(guò)第一阻變?cè)碾娏鳎ㄟ^(guò)電流的大小我們可以確定出第一阻變?cè)淖钁B(tài)，即第一阻變?cè)鎯?chǔ)的邏輯，我們把這種讀取記為R = I ;當(dāng)讀信號(hào)即第第四預(yù)設(shè)電壓從第二輸入端輸入時(shí)，第一輸入端懸空，此時(shí)讀出的信號(hào)為通過(guò)第一阻變?cè)碾娏?，通過(guò)電流的大小我們可以確定出第二阻變?cè)淖钁B(tài)，即第二阻變?cè)鎯?chǔ)的邏輯，我們把這種讀取記為 R=l。
[0094]其中，第一和第二度電壓是不使阻變?cè)l(fā)生變化但能讀出阻變?cè)叩蜖顟B(tài)的電壓。)
[0095]下面以具體地實(shí)施例對(duì)本實(shí)用新型的技術(shù)方案進(jìn)行詳細(xì)說(shuō)明。下面這幾個(gè)具體的實(shí)施例可以相互結(jié)合，對(duì)于相同或相似的概念或過(guò)程可能在某些實(shí)施例不再贅述。
[0096]圖7為本實(shí)用新型非易失性布爾邏輯電路實(shí)施例二的結(jié)構(gòu)示意圖，為了便于圖示，圖7中的阻變器件以憶阻器為例標(biāo)出，本領(lǐng)域技術(shù)人員可以理解，阻變器件還可以是磁隨機(jī)存儲(chǔ)器(包括自旋轉(zhuǎn)移力矩磁阻存儲(chǔ)器STT-MRAM、磁隧道結(jié)單元MTJ以及自旋閥等)、阻變存儲(chǔ)器、相變存儲(chǔ)器或者其他類型的可在高阻態(tài)和低阻態(tài)下可逆轉(zhuǎn)變的阻變器件，如圖7所示，本實(shí)用新型實(shí)施例提供的邏輯運(yùn)算電路包括:
[0097]第三阻變?cè)﨧3、第四阻變?cè)﨧4 ；
[0098]其中，第三阻變?cè)﨧3的第一端611作為邏輯運(yùn)算電路的第三輸入端，
[0099]第四阻變?cè)﨧4的第一端621作為邏輯運(yùn)算電路的第四輸入端，第四阻變?cè)柕牡诙?22與第三阻變?cè)牡诙?12連接后作為邏輯運(yùn)算電路的第二輸出端第三輸入端和第四輸入端，用于輸入信號(hào)；
[0100]第二輸出端F,用于輸出信號(hào)。
[0101]其中，阻變?cè)牡谝欢藶樽枳冊(cè)呢?fù)極，阻變?cè)牡诙藶樽枳冊(cè)恼龢O。
[0102]阻變?cè)恼龢O和負(fù)極是指當(dāng)從正極施加足夠大的正向偏置時(shí)，能使阻變?cè)母咦钁B(tài)變?yōu)榈妥钁B(tài)；當(dāng)從負(fù)極施加足夠大的正向偏置時(shí)，能使阻變?cè)牡妥钁B(tài)變?yōu)楦咦钁B(tài)。
[0103]在這里需指出本實(shí)施例中，當(dāng)?shù)谌斎攵藶榈碗娖?，而第四輸入端為高電平時(shí)，第三阻變?cè)﨧3的存儲(chǔ)狀態(tài)會(huì)變?yōu)榈妥?，即進(jìn)行I的存儲(chǔ)，第四阻變?cè)﨧4的存儲(chǔ)狀態(tài)會(huì)變?yōu)楦咦?，即進(jìn)行O的存儲(chǔ)；當(dāng)?shù)谌斎攵藶楦唠娖?，而第四輸入端為低電平時(shí)，第三阻變?cè)サ拇鎯?chǔ)狀態(tài)會(huì)變?yōu)楦咦瑁催M(jìn)行O的存儲(chǔ)，第四阻變?cè)﨧4的存儲(chǔ)狀態(tài)會(huì)變?yōu)榈妥?，即進(jìn)行I的存儲(chǔ)；當(dāng)?shù)谌斎攵撕偷谒妮斎攵送瑫r(shí)輸入高電平或同時(shí)輸入低電平時(shí)，第三阻變?cè)﨧3和第四阻變?cè)﨧4會(huì)保持初始狀態(tài)不變。而在讀操作過(guò)程中所施加的讀電壓不會(huì)使得阻變?cè)臓顟B(tài)發(fā)生變化。
[0104]本實(shí)用新型在完成布爾邏輯操作過(guò)程需要進(jìn)行三步操作，下面將以實(shí)施例給出:首先需要對(duì)邏輯電路中的阻變?cè)M(jìn)行初始狀態(tài)的寫入。我們把施加在阻變?cè)系碾妷哼壿嬰娐分械牡谌斎攵藶楦唠娖?，第四輸入端為低電平的寫操作記為W，稱為正向?qū)懭?；而把施加在阻變?cè)系碾妷哼壿嬰娐分械牡谌斎攵藶榈碗娖?，第四輸入端為高電平的寫操作記?，稱為反向?qū)懭?。故在初始狀態(tài)寫入步驟中，若第三輸入端為高電平，第四輸入端為低電平，則W = I，，完成此步操作后，第三阻變?cè)﨧3變?yōu)榈妥钁B(tài)，第四阻變?cè)﨧4變?yōu)楦咦钁B(tài)。而在初始狀態(tài)寫入步驟中，若第三輸入端為低電平，第四輸入端為高電平，則W = 0，W=I，完成此步操作后，第三阻變?cè)﨧3變?yōu)榈妥钁B(tài)，第四阻變?cè)﨧4變?yōu)槁勛钁B(tài)。
[0105]然后是對(duì)邏輯電路進(jìn)行邏輯操作的步驟。此步驟是在第三輸入端輸入信號(hào)D，在第四輸入端輸入信號(hào)E，通過(guò)此步驟完成布爾邏輯操作，但此步驟并沒(méi)有直接產(chǎn)生操作結(jié)果，而是將操作結(jié)果存儲(chǔ)在第三阻變?cè)﨧3和第四阻變?cè)﨧4中。如:當(dāng)初始狀態(tài)為W = I時(shí)，有第三阻變?cè)﨧3初始狀態(tài)為低阻態(tài)，第四阻變?cè)柍跏紶顟B(tài)為高阻態(tài)。當(dāng)D = 0，E = O時(shí),第三阻變?cè)﨧3保持為低阻態(tài),第四阻變?cè)﨧4保持為高阻態(tài)；當(dāng)D = LE = I時(shí)，第三阻變?cè)﨧3保持為低阻態(tài)，第四阻變?cè)﨧4保持為高阻態(tài)；當(dāng)0 = 1，E = O時(shí)，第三阻變?cè)﨧3保持為低阻態(tài)，第四阻變?cè)﨧4保持為高阻態(tài)；只有當(dāng)D = 0，E = I時(shí)，第三阻變?cè)﨧3變?yōu)楦咦钁B(tài)，第四阻變?cè)栕優(yōu)榈妥钁B(tài)。當(dāng)初始狀態(tài)為時(shí)，有第三阻變?cè)﨧3初始狀態(tài)為高阻態(tài)，第四阻變?cè)﨧4初始狀態(tài)為低阻態(tài)。當(dāng)D = 0，E = O時(shí)，第三阻變?cè)﨧3保持為高阻態(tài)，第四阻變?cè)﨧4保持為低阻態(tài)；當(dāng)D = 1，E = I時(shí)，第三阻變?cè)﨧3保持為高阻態(tài)，第四阻變?cè)﨧4保持為低阻態(tài)；當(dāng)D = 0，E = I時(shí)，第三阻變?cè)保持為高阻態(tài)，第四阻變?cè)柋３譃榈妥钁B(tài)；只有當(dāng)D = 1，E = O時(shí)，第三阻變?cè)﨧3變?yōu)榈妥钁B(tài)，第四阻變?cè)﨧4變?yōu)楦咦钁B(tài)。
[0106]最后是操作結(jié)果的讀出，我們把讀出第三阻變?cè)﨧3的阻態(tài)記為R，而把讀出第四阻變?cè)﨧4的阻態(tài)記為即當(dāng)進(jìn)行讀操作，若讀操作作用在第三阻變?cè)﨧3時(shí)，有R =
1，Y=0；若讀操作作用在第四阻變?cè)﨧4時(shí)，有R = 0，f=1。通過(guò)這三步操作我們可以知道操作結(jié)果，而操作結(jié)果不僅與初始狀態(tài)相關(guān)，與邏輯操作步相關(guān)，也與讀操作的方向相關(guān)。如:當(dāng)R= I時(shí)，若第三阻變?cè)﨧3為低阻態(tài)，則讀出I ;若第三阻變?cè)﨧3為高阻態(tài)，
則讀出O。當(dāng)f=l時(shí)，若第四阻變?cè)﨧4為低阻態(tài)，則讀出I ;若第四阻變?cè)﨧4為高阻態(tài)，則讀出O。
[0107]故完成以上三步可以進(jìn)行完整的邏輯操作，其邏輯操作的邏輯表達(dá)式為L(zhǎng)=D- E -W-R+ (D+L.) -W-R + D-E-W-R + (D+E ).WR ;其中 D 為第三輸入端輸入的信號(hào)，E為第四輸入端輸入的信號(hào)，W為初始化的寫入方向，R為邏輯運(yùn)算結(jié)果的讀出方向。
[0108]其中，W = I為正向初始化寫入，W = O為反向初始化寫入；R = I為讀出第一阻變?cè)﨧l存儲(chǔ)狀態(tài)，R = O為讀出第二阻變?cè)﨧2存儲(chǔ)狀態(tài)。
[0109]下面我們來(lái)列出怎樣用上面的邏輯表達(dá)式完成16種布爾邏輯的實(shí)現(xiàn)形式，顯然這不是本表達(dá)式能實(shí)現(xiàn)的所有邏輯操作，而且利用本表達(dá)式實(shí)現(xiàn)16種邏輯的方法不唯一?；诒緦?shí)用新型中的本表達(dá)式，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。
[0110]O 邏輯的實(shí)現(xiàn):D = O, E = O, W = O, R = I ；
[0111]即進(jìn)行邏輯操作O時(shí)，為反向?qū)懭耄谌斎攵薉的輸入為0，第四輸入端E的輸入為0，正向讀出；
[0112]I 邏輯的實(shí)現(xiàn):D= I, E = O, W = O, R = I ；
[0113]即進(jìn)行邏輯操作I時(shí)，為反向?qū)懭?，第三輸入端D的輸入為1，第四輸入端E的輸入為0，正向讀出；
[0114]P 邏輯的實(shí)現(xiàn):D = P，E = 0，W = 0，R = I ;
[0115]即進(jìn)行邏輯操作P時(shí)，為反向?qū)懭?，第三輸入端D的輸入為P，第四輸入端E的輸入為0，正向讀出；
[0116]Q 邏輯的實(shí)現(xiàn):D = O, E = Q, W = I,R = O;
[0117]即進(jìn)行邏輯操作Q時(shí)，為正向?qū)懭耄谌斎攵薉的輸入為0，第四輸入端E的輸入為Q，反向讀出；
[0118]P:邏輯的實(shí)現(xiàn):D = P,E = I,W = I,R = O;
[0119]即進(jìn)行邏輯操作^時(shí)，為正向?qū)懭?，第三輸入端D的輸入為P，第四輸入端E的輸入為I，反向讀出；
[0120]Q.邏輯的實(shí)現(xiàn):D = I, E = Q, W = O, R = I ；
[0121]即進(jìn)行邏輯操作"^時(shí)，為反向?qū)懭?，第三輸入端D的輸入為1，第四輸入端E的輸入為Q，正向讀出；
[0122]P+Q:邏輯的實(shí)現(xiàn):D = P，E = Q，W = 1，R = I ;
[0123]即進(jìn)行邏輯操作p+i時(shí)，為正向?qū)懭?，第三輸入端D的輸入為P，第四輸入端E的輸入為Q，正向讀出；
[0124]P+Q邏輯的實(shí)現(xiàn):D = P，E = Q，W = 0，R = O ;
[0125]即進(jìn)行邏輯操作時(shí)，為反向?qū)懭?，第三輸入端D的輸入為P，第四輸入端E的輸入為Q，反向讀出；
[0126]P.Q邏輯的實(shí)現(xiàn):D = P, E = Q, W = I, R = O ；
[0127]即進(jìn)行邏輯操作時(shí)，為正向?qū)懭?，第三輸入端D的輸入為P，第四輸入端E的輸入為Q，反向讀出；
[0128]P.Q邏輯的實(shí)現(xiàn):D = P，E = Q，W = 0，R = I ;
[0129]即進(jìn)行邏輯操作P.5時(shí)，為反向?qū)懭?，第三輸入端D的輸入為P，第四輸入端E的輸入為Q，正向讀出；
[0130]P.Q 邏輯的實(shí)現(xiàn):D = P，E = Q，W = I, R = Q ；
[0131]即進(jìn)行邏輯操作P.Q時(shí)，為正向?qū)懭?，第三輸入端D的輸入為P，第四輸入端E的輸入為Q，讀出方向同Q ；
[0132]P -Q:邏輯的實(shí)現(xiàn):D = P，E = Q，W = 0，R = Q ;
[0133]即進(jìn)行邏輯操作y.1時(shí)，為反向?qū)懭?，第三輸入端D的輸入為P，第四輸入端E的輸入為Q，讀出方向同Q ；
[0134]P+Q 邏輯的實(shí)現(xiàn):D = P，E = Q，W = 1，R = P ;
[0135]即進(jìn)行邏輯操作P+Q時(shí)，為正向?qū)懭?，第三輸入端D的輸入為P，第四輸入端E的輸入為Q，讀出方向同P;
[0136]P +Q 邏輯的實(shí)現(xiàn):D = P，E = Q，W = 0，R = P ;
[0137]即進(jìn)行邏輯操作時(shí)，為反向?qū)懭耄谌斎攵薉的輸入為P，第四輸入端E的輸入為Q，讀出方向同P ；
[0138]P.Q+P.Q 邏輯的實(shí)現(xiàn):D = 0，E = P，W = 1，R = Q ;
[0139]即進(jìn)行異或操作時(shí)，為正向?qū)懭?，第三輸入端D的輸入為0，第四輸入端E的輸入為P，讀出方向同Q ；
[0140]P.Q+P.Q 邏輯的實(shí)現(xiàn):D = P，E = 0，W = 0，R = Q。
[0141]即進(jìn)行同或操作時(shí)，為反向?qū)懭?，第三輸入端D的輸入為P，第四輸入端E的輸入為0，讀出方向同Q ；
[0142]圖8為本實(shí)用新型非易失性布爾邏輯電路控制方法實(shí)施例二的流程圖，圖8所示的方法可應(yīng)用于上述任意一種邏輯電路，對(duì)于邏輯電路的結(jié)構(gòu)，請(qǐng)參照?qǐng)D7及相應(yīng)的實(shí)施例的描述，在此不再贅述，本實(shí)施例的流程如下:
[0143]S801:通過(guò)給第三輸入端輸入高電平信號(hào)或低電平信號(hào)，并給第四輸入端輸入與所述第一輸入端相反的電平信號(hào)來(lái)控制第三阻變?cè)偷谒淖枳冊(cè)某跏紶顟B(tài)；
[0144]其中，當(dāng)?shù)谌斎攵说妮斎胄盘?hào)為高電平，且第四輸入端的輸入信號(hào)為低電平時(shí)，第三阻變?cè)某跏紶顟B(tài)寫為高阻狀態(tài)(即第三阻變?cè)粚懭氲某跏紶顟B(tài)為O);第四阻變?cè)牡妥锠顟B(tài)(即第四阻變?cè)粚懭氲某跏紶顟B(tài)為I);將上述初始狀態(tài)的寫入稱為正向?qū)懭?，記為W;
[0145]當(dāng)?shù)谌斎攵说妮斎胄盘?hào)為低電平，第四輸入端的輸入信號(hào)為高電平時(shí)，會(huì)將第三阻變?cè)某跏紶顟B(tài)寫為低阻狀態(tài)，(即第三阻變?cè)粚懭氲某跏紶顟B(tài)為I);將第四阻變?cè)某跏紶顟B(tài)寫高阻狀態(tài)，(即第四阻變?cè)粚懭氲某跏紶顟B(tài)為O)。我們把這種方式的初始狀態(tài)寫入稱為反向?qū)懭耄洖?W;
[0146]S802:通過(guò)第三輸入端輸入信號(hào)D，并給第四輸入端輸入信號(hào)E來(lái)改變第三阻變?cè)偷谒淖枳冊(cè)杭o(jì)檢的存儲(chǔ)狀態(tài)；
[0147]當(dāng)D為低電平，且E為高電平時(shí)，第三阻變?cè)拇鎯?chǔ)狀態(tài)從初始狀態(tài)變?yōu)楦咦钁B(tài)，第四阻變?cè)拇鎯?chǔ)狀態(tài)從初始狀態(tài)變?yōu)榈妥钁B(tài)；
[0148]當(dāng)D為高電平，且E為低電平時(shí)，第三阻變?cè)拇鎯?chǔ)狀態(tài)從初始狀態(tài)變?yōu)榈妥钁B(tài)，第四阻變?cè)拇鎯?chǔ)狀態(tài)從初始狀態(tài)變?yōu)楦咦钁B(tài)；
[0149]當(dāng)D和E同時(shí)為高電平或同時(shí)為低電平時(shí)，第三阻變?cè)偷谒淖枳冊(cè)?huì)保持初始狀態(tài)不變。
[0150]S803:通過(guò)給第三輸入端或第四輸入端輸入電壓實(shí)現(xiàn)輸出端的讀操作；
[0151]當(dāng)?shù)谌斎攵溯斎氲谌x電壓，且第二輸入端懸空時(shí)，通過(guò)讀取輸出端的第二阻變?cè)碾娏鳙@得第三阻變?cè)拇鎯?chǔ)狀態(tài)；這種讀取記為R ；
[0152]當(dāng)?shù)谌斎攵藨铱眨业诙斎攵溯斎氲谒淖x電壓是，通過(guò)讀取輸入端的第四阻變?cè)碾娏鳙@得第四阻變?cè)拇鎯?chǔ)狀態(tài)；這種讀取記為I。
[0153]其中，讀電壓是幅值小于阻變?cè)l(fā)生阻態(tài)變化的電壓，S卩小于阻變?cè)拈撝惦妷骸?br> [0154]當(dāng)讀信號(hào)即第七預(yù)設(shè)電壓從第三輸入端輸入時(shí)，第四輸入端懸空，此時(shí)讀出的信號(hào)為通過(guò)第三阻變?cè)碾娏?，通過(guò)電流的大小我們可以確定出第三阻變?cè)淖钁B(tài)，即第三阻變?cè)鎯?chǔ)的邏輯，我們把這種讀取記為R ;當(dāng)讀信號(hào)即第八預(yù)設(shè)電壓從第四輸入端輸入時(shí)，第三輸入端懸空，此時(shí)讀出的信號(hào)為通過(guò)第三阻變?cè)碾娏?，通過(guò)電流的大小我們可以確定出第四阻變?cè)淖钁B(tài)，即第四阻變?cè)鎯?chǔ)的邏輯，我們把這種讀取記為
R ο
[0155]其中，第七和第八預(yù)設(shè)電壓是不使阻變?cè)l(fā)生變化但能讀出阻變?cè)叩蜖顟B(tài)的電壓。
[0156]S804:根據(jù)所述D、E、R、W獲得邏輯運(yùn)算結(jié)果L=D.E -W-R+ ( D+E) -W-R+ D-E W-R + (D+ B ) W R
[0157]其中D為第三輸入端輸入的信號(hào)，E為第四輸入端輸入的信號(hào)，W為初始化的寫入方向，R為邏輯運(yùn)算結(jié)果的讀出方向。
[0158]而通過(guò)取特定的A、B、R、W，可以實(shí)現(xiàn)至少16種完備的布爾邏輯。
[0159]除如實(shí)施例一和實(shí)施例二所述用通過(guò)阻變?cè)娏鞔笮?lái)判斷儲(chǔ)存在阻變?cè)械倪壿嬐猓€可以用分壓的方式讀出儲(chǔ)存在阻變?cè)械拇鎯?chǔ)狀態(tài)。圖9給出了用分壓法讀存儲(chǔ)在阻變?cè)杏?jì)算結(jié)果的方法實(shí)施例三。如圖9所示，本實(shí)施例邏輯電路包括:
[0160]包括:例一實(shí)施例給出的第五阻變?cè)﨧5、第六阻變?cè)﨧6 ;還有用于分壓的第一電阻R1、第一開(kāi)關(guān)兀件S1、第一電壓轉(zhuǎn)換器。
[0161]其中，第五阻變?cè)﨧5的第一端911作為邏輯運(yùn)算電路的第五輸入端，
[0162]第六阻變?cè)﨧6的第一端921作為邏輯運(yùn)算電路的第六輸入端，第六阻變?cè)柕牡诙?22和第五阻變?cè)﨧5的第二端912連接后與第一開(kāi)關(guān)元件的第一端相連。
[0163]第一開(kāi)關(guān)元件的第二端接地。
[0164]第一電壓轉(zhuǎn)換器的第一端與第一電阻的第一端相連，第二端作為邏輯運(yùn)算電路的第三輸出端。
[0165]邏輯電路的第五輸入端和第六輸入端，用于輸入信號(hào)；
[0166]邏輯電路的第三輸出端，用于輸出信號(hào)。
[0167]所述實(shí)施例與前兩例相比，前兩例讀出時(shí)的讀出信號(hào)為電流信號(hào),而此例中的讀出信號(hào)為標(biāo)準(zhǔn)的邏輯電平信號(hào)。
[0168]需指出的是第一電阻的阻值遠(yuǎn)小于阻變?cè)咦钁B(tài)的阻值，遠(yuǎn)大于阻變?cè)妥钁B(tài)的阻值，這樣讀出時(shí)可以近似的認(rèn)為阻變?cè)幱诘妥钑r(shí)讀電壓幾乎全降在分壓電阻上，阻變?cè)幱诟咦钑r(shí)讀電壓幾乎全降在阻變?cè)稀?br> [0169]我們可以知道第一電壓轉(zhuǎn)換器輸入端的電壓為R/ (R+Rm) Vy第一電壓轉(zhuǎn)換器會(huì)將電壓小于R/(IHR1) V,的電壓轉(zhuǎn)化為標(biāo)準(zhǔn)低電平，第一電壓轉(zhuǎn)換器會(huì)將電壓大于R/(R+Rh)Vr的電壓轉(zhuǎn)化為標(biāo)準(zhǔn)高電平，故電壓轉(zhuǎn)換器的閾值為V(IHR1)Vr到R/(R+Rh)Vr區(qū)間內(nèi)的一個(gè)值。若第一電壓轉(zhuǎn)換器滿足閾值條件，則前一條對(duì)分壓電阻的要求將降低，可不限制分壓電阻的阻值。
[0170]其中，R為分壓電阻阻值，Rffl為阻變?cè)柚?，R1為阻變?cè)妥钑r(shí)的阻值，Rh為阻變?cè)咦钑r(shí)的阻值，Vr為讀電壓的大小。
[0171]其中，讀電壓I為不會(huì)使阻變?cè)顟B(tài)發(fā)生改變的電壓，讀電壓I小于阻變電壓。
[0172]前兩步過(guò)程與實(shí)施例一相同，只是在操作時(shí)將第一壓控開(kāi)關(guān)關(guān)斷。
[0173]進(jìn)行讀操作時(shí)，需將第一壓控開(kāi)關(guān)打開(kāi)。
[0174]通過(guò)給第五輸入端或第六輸入端輸入電壓實(shí)現(xiàn)輸出端的讀操作；
[0175]當(dāng)?shù)谌斎攵溯斎氲谌x電壓，且第二輸入端懸空時(shí)，此時(shí)用于分壓的第一電阻兩端電壓作為電壓轉(zhuǎn)換器的輸入，通過(guò)電壓轉(zhuǎn)換我們可以直接讀出高低電平，從而得到第五阻變?cè)淖钁B(tài)，即第五阻變?cè)鎯?chǔ)的邏輯，我們把這種讀取記為R ；
[0176]當(dāng)?shù)谌斎攵藨铱?，且第二輸入端輸入第四讀電壓是，此時(shí)用于分壓的第一電阻兩端電壓作為電壓轉(zhuǎn)換器的輸入，通過(guò)電壓轉(zhuǎn)換我們可以直接讀出高低電平，從而得到第三阻變?cè)淖钁B(tài)，即第三阻變?cè)鎯?chǔ)的邏輯，我們把這種讀取記為I。
[0177]其中，讀電壓是幅值小于阻變?cè)l(fā)生阻態(tài)變化的電壓，S卩小于阻變?cè)拈撝惦妷骸?br> [0178]采用此種分壓轉(zhuǎn)換的方式讀出邏輯狀態(tài)的方式最大的優(yōu)點(diǎn)在于可以直接用于電路的級(jí)聯(lián)。
[0179]圖10為本實(shí)用新型非易失性布爾邏輯電路實(shí)施例四的結(jié)構(gòu)示意圖，本實(shí)施例和圖9所示實(shí)施例的區(qū)別在于:本實(shí)施例中，電壓轉(zhuǎn)換器通過(guò)兩個(gè)壓控開(kāi)關(guān)實(shí)現(xiàn)。具體的本實(shí)施例中的壓控開(kāi)關(guān)為場(chǎng)效應(yīng)晶體管。請(qǐng)參照?qǐng)D10，本實(shí)施例的非易失性布爾邏輯電路包括:第七阻變?cè)﨧5、第八阻變?cè)﨧6、分壓電阻R、場(chǎng)效應(yīng)晶體管S1、場(chǎng)效應(yīng)晶體管S2和場(chǎng)效應(yīng)晶體管S3。場(chǎng)效應(yīng)晶體管S2和場(chǎng)效應(yīng)晶體管S3共同構(gòu)成電壓轉(zhuǎn)換器，場(chǎng)效應(yīng)晶體管S2和場(chǎng)效應(yīng)晶體管S3的極性相反，也就是說(shuō)當(dāng)場(chǎng)效應(yīng)晶體管S2采用N型場(chǎng)效應(yīng)晶體管，場(chǎng)效應(yīng)晶體管S3采用P型場(chǎng)效應(yīng)晶體管，當(dāng)場(chǎng)效應(yīng)晶體管S2采用P型場(chǎng)效應(yīng)晶體管，場(chǎng)效應(yīng)晶體管S3采用N型場(chǎng)效應(yīng)晶體管。
[0180]其中，第五阻變?cè)﨧5的第一端911作為邏輯運(yùn)算電路的第五輸入端，第六阻變?cè)﨧6的第一端921作為邏輯運(yùn)算電路的第六輸入端，第六阻變?cè)﨧6的第二端922和第五阻變?cè)﨧5的第二端912連接后與第一開(kāi)關(guān)元件的第一端相連。第一開(kāi)關(guān)元件的第二端接地。邏輯電路的第五輸入端和第六輸入端，用于輸入信號(hào)；邏輯電路的第三輸出端，用于輸出信號(hào)。場(chǎng)效應(yīng)晶體管S2的柵極與第一電阻的第一端相連,場(chǎng)效應(yīng)晶體管S2的漏極與外部電源連接，場(chǎng)效應(yīng)晶體管S2的源極為第三輸出端；場(chǎng)效應(yīng)晶體管S3的柵極與第一電阻的第一端相連，場(chǎng)效應(yīng)晶體管S3的漏極與地連接，場(chǎng)效應(yīng)晶體管S3的源極為第三輸出端；[0181 ] 我們可以知道第一電壓轉(zhuǎn)換器輸入端的電壓為R/ (R+Rffl) Vr,第一電壓轉(zhuǎn)換器會(huì)將電壓小于R/ (IHR1) Vr的電壓轉(zhuǎn)化為標(biāo)準(zhǔn)低電平，第一電壓轉(zhuǎn)換器會(huì)將電壓大于R/ (R+Rh) Vr的電壓轉(zhuǎn)化為標(biāo)準(zhǔn)高電平，故電壓轉(zhuǎn)換器的閾值為V(IHR1)Vr到R/(R+Rh)Vr區(qū)間內(nèi)的一個(gè)值。若第一電壓轉(zhuǎn)換器滿足閾值條件，則前一條對(duì)分壓電阻的要求將降低，可不限制分壓電阻的阻值。
[0182]其中，R為分壓電阻阻值，Rffl為阻變?cè)柚?，R1為阻變?cè)妥钑r(shí)的阻值，Rh為阻變?cè)咦钑r(shí)的阻值，Vr為讀電壓的大小。
[0183]其中，讀電壓\是不會(huì)使阻變?cè)l(fā)生狀態(tài)的電壓。
[0184]電壓轉(zhuǎn)換器的工作原理:電壓轉(zhuǎn)換器的輸入電壓為(R/(Rm+R))t，這一電壓會(huì)使得兩個(gè)極性相反的場(chǎng)效應(yīng)管S2和S3處于相反狀態(tài)。若阻變?cè)幱诘妥锠顟B(tài)，有輸入電壓為R/ (IHR1) Vr,則S2打開(kāi)，S3關(guān)斷，輸出電壓為Vdd ;若阻變存儲(chǔ)器為高阻狀態(tài)，有輸入電壓為R/(R+Rh)Vr，則S2關(guān)斷，S3打開(kāi)，輸出電壓為O。
[0185]其中，Vdd為邏輯電路中高電平，O為邏輯電路中的低電平。
[0186]本實(shí)施例提供的非易失性鎖存器的工作原理可參照?qǐng)D5所示的實(shí)施例的描述，這里不再贅述。
[0187]本領(lǐng)域的技術(shù)人員容易理解，以上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種非易失性布爾邏輯運(yùn)算電路，其具有兩個(gè)輸入端和一個(gè)輸出端，其特征在于，包括第一阻變?cè)﨧l和第二阻變?cè)﨧2 ； 所述第一阻變?cè)﨧l的負(fù)極(511)作為邏輯運(yùn)算電路的第一輸入端，所述第二阻變?cè)﨧2的負(fù)極(521)作為邏輯運(yùn)算電路的第二輸入端，所述第二阻變?cè)﨧2的正極(522)與所述第一阻變?cè)﨧l的正極(512)連接后作為所述邏輯運(yùn)算電路的輸出端。
2.如權(quán)利要求1所述的非易失性布爾邏輯運(yùn)算電路，其特征在于，非易失性布爾邏輯運(yùn)算電路運(yùn)算結(jié)果表達(dá)式為L(zhǎng)=A.B -W-R+ ( A+B) -W-R+A-B-W-R+ 1 A+B ).W.R ;其中A為第一輸入端輸入的信號(hào)，B為第二輸入端輸入的信號(hào)，W為初始化的寫入方向，R為邏輯運(yùn)算結(jié)果的讀出方向。
3.如權(quán)利要求1或2所述的非易失性布爾邏輯運(yùn)算電路，其特征在于，所述第一阻變?cè)偷诙枳冊(cè)閼涀杵鳌?br> 4.一種非易失性布爾邏輯運(yùn)算電路，其具有兩個(gè)輸入端和一個(gè)輸出端，其特征在于，包括第三阻變?cè)﨧3和第四阻變?cè)﨧4 ； 所述第三阻變?cè)﨧3的正極(712)作為邏輯運(yùn)算電路的第一輸入端，所述第四阻變?cè)﨧4的正極(722)作為邏輯運(yùn)算電路的第二輸入端，所述第四阻變?cè)﨧4的負(fù)極(721)與所述第三阻變?cè)﨧3的負(fù)極(711)連接后作為所述邏輯運(yùn)算電路的輸出端。
5.如權(quán)利要求4所述的非易失性布爾邏輯運(yùn)算電路，其特征在于，非易失性布爾邏輯運(yùn)算電路運(yùn)算結(jié)果表達(dá)式為L(zhǎng)=D.E WR+ ( D+E) -W-R +D E-W R + (D+E ) W R ;其中D為第三輸入端輸入的信號(hào)，E為第四輸入端輸入的信號(hào)，W為初始化的寫入方向，R為邏輯運(yùn)算結(jié)果的讀出方向。
6.如權(quán)利要求4所述的非易失性布爾邏輯運(yùn)算電路，其特征在于，所述第一阻變?cè)偷诙枳冊(cè)閼涀杵鳌?br> 7.一種非易失性布爾邏輯運(yùn)算電路，其具有兩個(gè)輸入端和一個(gè)輸出端，其特征在于，包括:第五阻變兀件M5、第六阻變兀件M6、第一電阻R1、第一開(kāi)關(guān)兀件S1和第一電壓轉(zhuǎn)換器； 所述第五阻變?cè)﨧5的負(fù)極(911)作為邏輯運(yùn)算電路的第一輸入端，所述第六阻變?cè)柕呢?fù)極(921)作為邏輯運(yùn)算電路的第二輸入端，所述第六阻變?cè)﨧6的正極(922)和所述第五阻變?cè)﨧5的正極(912)連接后與所述第一開(kāi)關(guān)元件的第一端相連；第一開(kāi)關(guān)元件的第二端通過(guò)所述第一電阻R1接地，第一電壓轉(zhuǎn)換器的第一端與所述第一開(kāi)關(guān)元件的第二端相連，第一電壓轉(zhuǎn)換器的第二端作為邏輯運(yùn)算電路的輸出端；邏輯電路的第一輸入端和第二輸入端用于輸入信號(hào)；邏輯電路的輸出端用于輸出信號(hào)。
8.如權(quán)利要求7所述的非易失性布爾邏輯運(yùn)算電路，其特征在于，所述第一電壓轉(zhuǎn)換器的閾值為R/(R+Rl)Vr到R/(R+Rh)Vr之間的一個(gè)值，其中，R為所述第一電阻的阻值，Rl為所述阻變?cè)妥钑r(shí)的阻值，Rh為所述阻變?cè)咦钑r(shí)的阻值，Vr為讀電壓的大小。
9.如權(quán)利要求7所述的非易失性布爾邏輯運(yùn)算電路，其特征在于，所述第一開(kāi)關(guān)元件SI為第一壓控開(kāi)關(guān)；所述第一電壓轉(zhuǎn)換器包括第二壓控開(kāi)關(guān)和第三壓控開(kāi)關(guān)；所述第一壓控開(kāi)關(guān)為高電平導(dǎo)通且低電平關(guān)斷的開(kāi)關(guān)元件；所述第二壓控開(kāi)關(guān)為高電平導(dǎo)通且低電平關(guān)斷的開(kāi)關(guān)元件；所述第三壓控開(kāi)關(guān)為低電平導(dǎo)通且高電平關(guān)斷的開(kāi)關(guān)元件。
10.如權(quán)利要求7所述的非易失性布爾邏輯電路，其特征在于，所述第一壓控開(kāi)關(guān)和所述第二壓控開(kāi)關(guān)為N型場(chǎng)效應(yīng)晶體管，所述第三壓控開(kāi)關(guān)為P型場(chǎng)效應(yīng)晶體管。
【文檔編號(hào)】H03K19/173GK203942512SQ201420332596
【公開(kāi)日】2014年11月12日 申請(qǐng)日期:2014年6月20日 優(yōu)先權(quán)日:2014年6月20日
【發(fā)明者】繆向水, 周亞雄, 李祎, 孫華軍 申請(qǐng)人:華中科技大學(xué)