一種可編程芯片的輸出電平兼容電路的制作方法
【專(zhuān)利摘要】本實(shí)用新型公開(kāi)了一種可編程芯片的輸出電平兼容電路，連接在可編程的芯片引腳和可編程芯片的寄存器之間，包括相互連接的傳輸門(mén)電路、第一反相器N1、第二反相器N2、第一PMOS管M1、第二NPOS管M2和第三PMOS管M3，本實(shí)用新型的可編程芯片的輸出電平兼容電路，連接在芯片引腳和芯片寄存器之間，通過(guò)向芯片寄存器中寫(xiě)入0或者1，控制輸出芯片引腳的高電平為3.3V或者5V，實(shí)現(xiàn)輸出端口高電平值的切換，避免了相對(duì)復(fù)雜的外部電平轉(zhuǎn)換電路，符合電路的體積越來(lái)越小、集成度越來(lái)越高的發(fā)展趨勢(shì)，具有良好的應(yīng)用前景。
【專(zhuān)利說(shuō)明】-種可編程芯片的輸出電平兼容電路

【技術(shù)領(lǐng)域】
[0001] 本實(shí)用新型涉及一種可編程芯片的輸出電平兼容電路，屬于電子【技術(shù)領(lǐng)域】。

【背景技術(shù)】
[0002] 隨著電子技術(shù)的飛速發(fā)展，可編程芯片的性能迅速提高，種類(lèi)不斷增多。由于不同 外設(shè)模塊的工作電壓不同，帶來(lái)了可編程芯片GPI0(通用輸入輸出端口）與外設(shè)模塊之間 電平不兼容的問(wèn)題，比如，可編程芯片的引腳輸出電壓為3. 3V、外設(shè)模塊驅(qū)動(dòng)電壓為5V為 例，現(xiàn)在的普遍解決方案為，采用外接電平轉(zhuǎn)換芯片或晶體管上拉的方法解決電平不兼容 問(wèn)題，這樣會(huì)導(dǎo)致電路的面積相對(duì)較大，不符合電路體積小、集成度高的發(fā)展趨勢(shì)，而且，制 作成本高。 實(shí)用新型內(nèi)容
[0003] 本實(shí)用新型的目的是克服可編程芯片的GPI0(通用輸入輸出端口）與外設(shè)模塊之 間電平不兼容的問(wèn)題。本實(shí)用新型的可編程芯片的輸出電平兼容電路，連接在芯片引腳和 芯片寄存器之間，控制芯片引腳的輸出高電平為3. 3V或者5V，實(shí)現(xiàn)輸出端口高電平值的切 換，避免了相對(duì)復(fù)雜的外部電平轉(zhuǎn)換電路，符合電路的體積越來(lái)越小、集成度越來(lái)越高的發(fā) 展趨勢(shì)，具有良好的應(yīng)用前景。
[0004] 為了達(dá)到上述目的，本發(fā)明采用的技術(shù)方案為：
[0005] -種可編程芯片的輸出電平兼容電路，其特征在于：連接在可編程的芯片引腳和 可編程芯片的寄存器之間，包括傳輸門(mén)電路、第一反相器N1、第二反相器N2、第一 PM0S管 Ml、第二NP0S管M2和第三PM0S管M3,所述第一反相器N1、第二反相器N2的輸入端分別與 可編程芯片內(nèi)寄存器的電平控制端口、數(shù)據(jù)端口相連接，所述第一反相器N1的輸出端與第 一 PM0S管Ml、第二NP0S管M2的柵極相連接，所述第一 PM0S管Ml、第二NP0S管M2的漏極 相連接，所述第一 PM0S管Ml的源極外接5V電壓，所述第一 PM0S管Ml的源極外接3. 3V電 壓，所述第一 PM0S管Ml、第二NP0S管M2的漏極連接處與可編程芯片的芯片引腳相連接，所 述第二反相器N2的輸出端與傳輸門(mén)電路的一端相連接，所述傳輸門(mén)電路的另一端與第二 反相器N2的輸入端相連接，所述可編程芯片內(nèi)寄存器的數(shù)據(jù)端口還與第三PM0S管M3的柵 極相連接，所述第三PM0S管M3的漏極與地相連接，所述第三PM0S管M3的源極與可編程芯 片的芯片引腳相連接。
[0006] 前述的一種可編程芯片的輸出電平兼容電路，其特征在于：所述傳輸門(mén)電路包括 對(duì)稱(chēng)連接的第四M0S管M4、第五M0S管M5,所述第五M0S管M5的柵極與第二反相器N2的 輸出端相連接，所述第四M0S管M4的柵極與第二反相器N2的輸入端相連接。
[0007] 前述的一種可編程芯片的輸出電平兼容電路，其特征在于：所述電平控制端口為 可編程芯片內(nèi)的電平控制寄存器的輸出端，所述數(shù)據(jù)端口為可編程芯片內(nèi)的端口數(shù)據(jù)寄存 器的輸出端。
[0008] 本實(shí)用新型的有益效果是：本實(shí)用新型的可編程芯片的輸出電平兼容電路，連接 在芯片引腳和芯片寄存器之間，通過(guò)向芯片寄存器中寫(xiě)入0或者1，控制輸出芯片引腳的高 電平為3. 3V或者5V，實(shí)現(xiàn)輸出端口高電平值的切換，避免了相對(duì)復(fù)雜的外部電平轉(zhuǎn)換電 路，符合電路的體積越來(lái)越小、集成度越來(lái)越高的發(fā)展趨勢(shì)，具有良好的應(yīng)用前景。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0009] 圖1是本實(shí)用新型的可編程芯片的輸出電平兼容電路的電路圖。
[0010] 圖2是本實(shí)用新型的電平控制寄存器的結(jié)構(gòu)框圖。
[0011] 圖3是本實(shí)用新型的端口數(shù)據(jù)寄存器的結(jié)構(gòu)框圖。

【具體實(shí)施方式】
[0012] 下面將結(jié)合說(shuō)明書(shū)附圖，對(duì)本實(shí)用新型作進(jìn)一步說(shuō)明。以下實(shí)施例僅用于更加清 楚地說(shuō)明本實(shí)用新型的技術(shù)方案，而不能以此來(lái)限制本實(shí)用新型的保護(hù)范圍。
[0013] 如圖1所示，一種可編程芯片的輸出電平兼容電路，連接在可編程的芯片引腳和 可編程芯片的寄存器之間，包括傳輸門(mén)電路、第一反相器Ν1、第二反相器Ν2、第一 PMOS管 Ml、第二NPOS管M2和第三PMOS管M3,所述第一反相器Ν1、第二反相器Ν2的輸入端分別與 可編程芯片內(nèi)寄存器的電平控制端口、數(shù)據(jù)端口相連接，所述第一反相器N1的輸出端與第 一 PMOS管Ml、第二NPOS管M2的柵極相連接，所述第一 PMOS管Ml、第二NPOS管M2的漏極 相連接，所述第一 PM0S管Ml的源極外接5V電壓，所述第一 PM0S管Ml的源極外接3. 3V電 壓，所述第一 PM0S管Ml、第二NP0S管M2的漏極連接處與可編程芯片的芯片引腳相連接，所 述第二反相器N2的輸出端與傳輸門(mén)電路的一端相連接，所述傳輸門(mén)電路的另一端與第二 反相器N2的輸入端相連接，所述可編程芯片內(nèi)寄存器的數(shù)據(jù)端口還與第三PM0S管M3的柵 極相連接，所述第三PM0S管M3的漏極與地相連接，所述第三PM0S管M3的源極與可編程芯 片的芯片引腳相連接。
[0014] 所述傳輸門(mén)電路包括對(duì)稱(chēng)連接的第四M0S管M4、第五M0S管M5,所述第五M0S管 M5的柵極與第二反相器N2的輸出端相連接，所述第四M0S管M4的柵極與第二反相器N2的 輸入端相連接。
[0015] 如圖2所示，所述電平控制端口為可編程芯片內(nèi)的電平控制寄存器（16位的寄存 器，既可拓展為32位、64位寄存器，也可縮減為8位寄存器)的輸出端，如圖3所示，所述數(shù) 據(jù)端口為可編程芯片內(nèi)的端口數(shù)據(jù)寄存器（16位的寄存器，既可拓展為32位、64位寄存器， 也可縮減為8位寄存器）的輸出端。
[0016] 本實(shí)用新型的可編程芯片的輸出電平兼容電路的工作過(guò)程如下，
[0017] 當(dāng)用戶(hù)無(wú)需電平兼容功能時(shí)，只需單獨(dú)采用3. 3V供電，可編程芯片仍可實(shí)現(xiàn)3. 3V 供電的系統(tǒng)所有功能；當(dāng)用戶(hù)需要電平兼容的功能時(shí)，則可編程芯片采用雙電源，即3. 3V 和5V供電，當(dāng)用戶(hù)向端口數(shù)據(jù)寄存器各數(shù)據(jù)位中寫(xiě)入0時(shí)，此時(shí)可編程芯片的GPI0(通用 輸入輸出芯片引腳）輸出為低電平，此時(shí)M4和M5構(gòu)成的傳輸門(mén)截止，M3導(dǎo)通，則引腳輸出 為低電平；當(dāng)用戶(hù)向端口數(shù)據(jù)寄存器中寫(xiě)入1時(shí)，此時(shí)M3截止，由M4和M5構(gòu)成的傳輸門(mén)導(dǎo) 通，此時(shí)若電平控制寄存器的數(shù)據(jù)為0,經(jīng)過(guò)反相器N1，則M2管導(dǎo)通，Ml截止，此時(shí)可編程 芯片的芯片引腳（GPI0)輸出的高電平為3. 3V，若電平控制寄存器的數(shù)據(jù)為1，經(jīng)過(guò)反相器 N1，則M2管截止，Ml管導(dǎo)通，此時(shí)可編程芯片的GPI0輸出的高電平為5V，最終實(shí)現(xiàn)向電平 控制寄存器中寫(xiě)入0或者1控制可編程芯片的芯片引腳（GPIO)輸出的高電平為3. 3V或者 5V，從而簡(jiǎn)化了外設(shè)電路的設(shè)計(jì)。
[0018] 綜上所述，本實(shí)用新型的可編程芯片的輸出電平兼容電路，連接在芯片引腳和芯 片寄存器之間，通過(guò)向芯片寄存器中寫(xiě)入0或者1，控制輸出芯片引腳的高電平為3. 3V或者 5V，實(shí)現(xiàn)輸出端口高電平值的切換，避免了相對(duì)復(fù)雜的外部電平轉(zhuǎn)換電路，符合電路的體積 越來(lái)越小、集成度越來(lái)越高的發(fā)展趨勢(shì)，具有良好的應(yīng)用前景。
[0019] 以上顯示和描述了本實(shí)用新型的基本原理、主要特征及優(yōu)點(diǎn)。本行業(yè)的技術(shù)人員 應(yīng)該了解，本實(shí)用新型不受上述實(shí)施例的限制，上述實(shí)施例和說(shuō)明書(shū)中描述的只是說(shuō)明本 實(shí)用新型的原理，在不脫離本實(shí)用新型精神和范圍的前提下，本實(shí)用新型還會(huì)有各種變化 和改進(jìn)，這些變化和改進(jìn)都落入要求保護(hù)的本實(shí)用新型范圍內(nèi)。本實(shí)用新型要求保護(hù)范圍 由所附的權(quán)利要求書(shū)及其等效物界定。
【權(quán)利要求】
1. 一種可編程芯片的輸出電平兼容電路，其特征在于：連接在可編程的芯片引腳和可 編程芯片的寄存器之間，包括傳輸門(mén)電路、第一反相器N1、第二反相器N2、第一 PMOS管Ml、 第二NPOS管M2和第三PMOS管M3,所述第一反相器N1、第二反相器N2的輸入端分別與可 編程芯片內(nèi)寄存器的電平控制端口、數(shù)據(jù)端口相連接，所述第一反相器N1的輸出端與第一 PMOS管Ml、第二NPOS管M2的柵極相連接，所述第一 PMOS管Ml、第二NPOS管M2的漏極相 連接，所述第一 PMOS管Ml的源極外接5V電壓，所述第一 PMOS管Ml的源極外接3. 3V電壓， 所述第一 PMOS管Ml、第二NPOS管M2的漏極連接處與可編程芯片的芯片引腳相連接，所述 第二反相器N2的輸出端與傳輸門(mén)電路的一端相連接，所述傳輸門(mén)電路的另一端與第二反 相器N2的輸入端相連接，所述可編程芯片內(nèi)寄存器的數(shù)據(jù)端口還與第三PMOS管M3的柵極 相連接，所述第三PMOS管M3的漏極與地相連接，所述第三PMOS管M3的源極與可編程芯片 的芯片引腳相連接。
2. 根據(jù)權(quán)利要求1所述的一種可編程芯片的輸出電平兼容電路，其特征在于：所述傳 輸門(mén)電路包括對(duì)稱(chēng)連接的第四M0S管M4、第五M0S管M5,所述第五M0S管M5的柵極與第二 反相器N2的輸出端相連接，所述第四M0S管M4的柵極與第二反相器N2的輸入端相連接。
3. 根據(jù)權(quán)利要求1所述的一種可編程芯片的輸出電平兼容電路，其特征在于：所述電 平控制端口為可編程芯片內(nèi)的電平控制寄存器的輸出端，所述數(shù)據(jù)端口為可編程芯片內(nèi)的 端口數(shù)據(jù)寄存器的輸出端。
【文檔編號(hào)】H03K19/0175GK203911896SQ201420338711
【公開(kāi)日】2014年10月29日 申請(qǐng)日期:2014年6月24日 優(yōu)先權(quán)日:2014年6月24日
【發(fā)明者】饒磊, 邱宇, 韓光潔, 盛蘊(yùn) 申請(qǐng)人:河海大學(xué)常州校區(qū)