多路復(fù)選器的制造方法
【專利摘要】本實(shí)用新型涉及一種多路復(fù)選器，多路復(fù)選器包括M個(gè)帶控制位的反相器、N個(gè)M選1多路器；所述N個(gè)M選1多路器的第i個(gè)輸入端并聯(lián)，再與第i個(gè)所述帶控制位的反相器的輸出端相連接，且其中N、M為整數(shù)，M為2的冪數(shù)，i＝1，2，…，M；當(dāng)所述控制位為第一電平時(shí)，所述帶控制位的反相器輸出高阻態(tài)，當(dāng)?shù)趇個(gè)控制位為第二電平時(shí)，則所述第i個(gè)所述帶控制位的反相器打開，選通所述N個(gè)M選1多路器。本實(shí)用新型提供的一種多路復(fù)選器應(yīng)用于FPGA芯片，防止信號遠(yuǎn)距離傳輸失真，使得信號輸出保持完整的線性，同時(shí)降低了功耗。
【專利說明】多路復(fù)選器

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及集成電路設(shè)計(jì)領(lǐng)域，具體涉及多路復(fù)選器。

【背景技術(shù)】
[0002]現(xiàn)場可編程門陣列(Field-ProgrammableGate Array, FPGA),它是在 PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
[0003]對于FPGA芯片，由于其80%的面積為互連結(jié)構(gòu)，因此互連結(jié)構(gòu)是FPGA的重要功能模塊，對于實(shí)現(xiàn)電路功能、提高電路性能具有重要的作用?；ミB結(jié)構(gòu)由多路復(fù)選器組成，圖1為現(xiàn)有技術(shù)中一個(gè)多路復(fù)選器驅(qū)動(dòng)另外三個(gè)多路復(fù)選器的數(shù)據(jù)通道簡化電路結(jié)構(gòu)圖，其不足之處在于:
[0004](I)如圖1所示當(dāng)一個(gè)多路復(fù)選器的輸出接三個(gè)負(fù)載的時(shí)候，因負(fù)載前的金屬線的電阻值(Rl，R2，R3)從幾十歐姆到幾百歐姆不同，現(xiàn)有技術(shù)中的前級驅(qū)動(dòng)要通過傳輸門接負(fù)載中的保持邏輯O電路中的PMOS管，PMOS管在功效上相當(dāng)于一個(gè)上拉電阻，該P(yáng)MOS管和負(fù)載前的金屬線的電阻形成分壓，上拉電阻越強(qiáng)，信號的延時(shí)也就越大，進(jìn)而影響到信號的遠(yuǎn)距離傳輸；
[0005](2)如圖1所不,一個(gè)多路復(fù)選器的輸出接32個(gè)輸入，I個(gè)輸入代表一個(gè)扇出，這32個(gè)輸入就是32個(gè)扇出?？梢源蜷_I個(gè)輸入、2個(gè)輸入,最多開到32個(gè)輸入。打開的輸入越多，扇出就越多，從輸入到輸出的時(shí)序會隨著扇出數(shù)目的不同，每個(gè)扇出的信號從O變?yōu)镮的時(shí)候，反相器驅(qū)動(dòng)的PMOS管在功效上相當(dāng)于一個(gè)上拉電阻，扇出越多，并聯(lián)的上拉電阻越強(qiáng)，上拉電阻會和負(fù)載前的金屬線上寄生電阻分壓，上拉電阻越強(qiáng)，信號的延時(shí)也就越大，上拉電阻小于金屬線電阻的時(shí)候，信號就不能傳輸了，從一個(gè)扇出，到32個(gè)扇出，延時(shí)的值不是等比例變化的，扇出越多的時(shí)候，延時(shí)會大的多。信號保持完整的線性即是負(fù)載的個(gè)數(shù)和延遲時(shí)間成比例，當(dāng)延時(shí)的值不是等比例變化的時(shí)候使得信號輸出很難保持完整的線性。
[0006](3)當(dāng)扇出數(shù)目比較大的時(shí)候，因驅(qū)動(dòng)離負(fù)載的物理距離大，金屬線的電阻非常巨大，再加上負(fù)載上的上拉電阻造成信號的上升沿和下降沿比較緩，中間態(tài)的時(shí)間會增大，漏電會增多導(dǎo)致功耗較大。
實(shí)用新型內(nèi)容
[0007]本實(shí)用新型的目的是在于解決上述現(xiàn)有技術(shù)中的不足之處，提供一種多路復(fù)選器。應(yīng)用于FPGA芯片，防止信號傳輸失真，使得信號輸出保持完整的線性，同時(shí)降低了功耗。
[0008]為實(shí)現(xiàn)上述目的，本實(shí)用新型提供了一種多路復(fù)選器，多路復(fù)選器包括包括M個(gè)帶控制位的反相器、N個(gè)M選I多路器；
[0009]所述N個(gè)M選I多路器的第i個(gè)輸入端并聯(lián)，再與第i個(gè)所述帶控制位的反相器的輸出端相連接，且其中N、M為整數(shù)，M為2的冪數(shù)，i為1，2，…，M;
[0010]當(dāng)所述控制位為第一電平時(shí)，則所述帶控制位的反相器輸出高阻態(tài)，當(dāng)?shù)趇個(gè)控制位為第二電平時(shí)，則所述第i個(gè)所述帶控制位的反相器打開，選通所述N個(gè)M選I多路器。
[0011]優(yōu)選地，所述M選I多路器具體為64選I多路器；所述64選I多路器包括8選I多路器、第一 P型MOS管P1、第二 P型MOS管P2、反相器DO ；
[0012]第一級中的每個(gè)8選I多路器的輸出端分別與第二級中的一個(gè)8選I多路器的輸入端相連接，所述第二級中的一個(gè)8選I多路器的輸出端、所述第一 P型MOS管Pl的漏極與所述第二 P型MOS管P2的漏極連接在所述反相器DO的輸入端，所述第一 P型MOS管Pl的柵極輸入初始信號，第一 P型MOS管Pl的源極與第二 P型MOS管P2的源極相接并接電源，所述第二 P型MOS管P2的柵極與所述反相器D的輸出端相連接；
[0013]當(dāng)所述初始信號init為第二電平，反相器DO的輸入端為第一電平時(shí)，反相器DO的輸出端為第二電平，第一 P型MOS管Pl的漏極為高阻態(tài)，反相器DO的輸入端會由第二 P型MOS管P2給拉至第一電平，則不選通所述64選I多路器，當(dāng)所述初始信號init為第一電平時(shí)，則選通所述64選I多路器。
[0014]本實(shí)用新型提供的一種多路復(fù)選器應(yīng)用于FPGA芯片，防止信號遠(yuǎn)距離傳輸失真，使得信號輸出保持完整的線性，同時(shí)降低了功耗。

【專利附圖】

【附圖說明】
[0015]圖1為現(xiàn)有技術(shù)中一個(gè)多路復(fù)選器驅(qū)動(dòng)另外三個(gè)多路復(fù)選器的數(shù)據(jù)通道簡化電路結(jié)構(gòu)圖；
[0016]圖2為本實(shí)用新型實(shí)施例提供的一種多路復(fù)選器的結(jié)構(gòu)圖；
[0017]圖3為本實(shí)用新型實(shí)施例提供的一種多路復(fù)選器中的64選I多路器的結(jié)構(gòu)圖；
[0018]圖4為本實(shí)用新型實(shí)施例提供的一個(gè)多路復(fù)選器驅(qū)動(dòng)另外三個(gè)多路復(fù)選器的數(shù)據(jù)通道簡化電路結(jié)構(gòu)圖。

【具體實(shí)施方式】
[0019]下面通過附圖和實(shí)施例，對本實(shí)用新型的技術(shù)方案做進(jìn)一步的詳細(xì)描述。
[0020]本實(shí)用新型實(shí)施例提出了一種多路復(fù)選器，應(yīng)用于FPGA芯片的互連結(jié)構(gòu)中。圖1示出了現(xiàn)有技術(shù)中一個(gè)多路復(fù)選器驅(qū)動(dòng)另外三個(gè)多路復(fù)選器的數(shù)據(jù)通道簡化電路結(jié)構(gòu)圖，其不足之處在于:信號傳輸失真，信號輸出很難保持完整的線性以及功耗較大。本實(shí)用新型提供的多路復(fù)選器包括M個(gè)帶控制位的反相器、N個(gè)M選I多路器；
[0021]N個(gè)M選I多路器的第i個(gè)輸入端并聯(lián)，再與第i個(gè)所述帶控制位的反相器的輸出端相連接，且其中N、M為整數(shù)，M為2的冪數(shù)，i為1，2，…，M ;
[0022]當(dāng)控制位為第一電平時(shí)，帶控制位的反相器輸出高阻態(tài)，當(dāng)?shù)趇個(gè)控制位為第二電平時(shí)，則第i個(gè)帶控制位的反相器打開，選通N個(gè)M選I多路器。其中，第一電平具體為1，第二電平具體為O。
[0023]圖2為本實(shí)用新型實(shí)施例提供的一種多路復(fù)選器的結(jié)構(gòu)圖，下面以N = 32,M = 64為例，結(jié)合圖2對本實(shí)施例的一種多路復(fù)選器的電路結(jié)構(gòu)進(jìn)行說明，該多路復(fù)選器包括64個(gè)帶控制位的反相器Cll-C88、32個(gè)64選I多路器。
[0024]所有64選I多路器的第一輸入端il并聯(lián)在一起，再與帶控制位Cll的反相器Dl的輸出端相連接，所有64選I多路器的第二輸入端i2并聯(lián)在一起，再與帶控制位C12的反相器D2的輸出端相連接，依此類推，所有64選I多路器的第六十四輸入端i64并聯(lián)在一起，再與帶控制位C88的反相器D64的輸出端相連接。
[0025]其中，C11-C88分別表示這個(gè)64個(gè)反相器的64個(gè)控制位，反相器是有電源的，控制位就是控制電源打開或者關(guān)閉的開關(guān)。
[0026]圖3為本實(shí)用新型實(shí)施例提供的一種多路復(fù)選器中的64選I多路器的結(jié)構(gòu)圖，下面對64選I多路器的實(shí)際電路圖進(jìn)行說明。
[0027]具體的，64選I多路器包括8選I多路器、第一 P型MOS管P1、第二 P型MOS管P2、反相器DO ；
[0028]第一級中的每個(gè)8選I多路器的輸出端分別與第二級中的一個(gè)8選I多路器的輸入端相連接，第二級中的8選I多路器的輸出端、第一 P型MOS管Pl的漏極與第二 P型MOS管P2的漏極連接在反相器DO的輸入端，第一 P型MOS管Pl的柵極輸入初始信號init，第一 P型MOS管Pl的源極與第二 P型MOS管P2的源極相接并接電源，所述第二 P型MOS管P2的柵極與所述反相器DO的輸出端相連接。
[0029]當(dāng)初始信號init為第二電平，反相器DO的輸入端為第一電平時(shí)，反相器DO的輸出端為第二電平，第一 P型MOS管Pl的漏極為高阻態(tài)，反相器DO的輸入端會由第二 P型MOS管P2給拉至第一電平，則不選通64選I多路器，當(dāng)初始信號init為第一電平時(shí)，則選通64選I多路器。
[0030]其中，第一級中的8選I多路器的數(shù)量為8個(gè)，第二級中的8選I多路器的數(shù)量為I個(gè)，8選I多路器由8個(gè)N型MOS管組成。
[0031]在實(shí)際應(yīng)用中，100以內(nèi)輸入位寬，輸出位寬的多路器都可以用2級多路器串聯(lián)，類似如上所示的電路來實(shí)現(xiàn)，這里就不一一列舉了。
[0032]將圖3電路復(fù)制32個(gè)并聯(lián)在一起，64個(gè)輸入分別接帶控制位的反相器便得到了如圖2所示的本實(shí)用新型實(shí)施例提供的一種多路復(fù)選器，即64個(gè)輸入的每一個(gè)并聯(lián)32次，就變成了 64輸入32輸出的一種多路復(fù)選器。
[0033]下面結(jié)合圖2和圖3對本實(shí)用新型實(shí)施例提出的一種多路復(fù)選器的工作過程進(jìn)行說明，具體如下:
[0034]從上電開始，具體如下:
[0035]將C11-C88共64個(gè)控制位置1，先保持反相器D1-D64的電源關(guān)閉，則反相器D1-D64關(guān)閉，其輸出是高阻態(tài)或者O。S1-S8, S21-S28共16個(gè)控制位置O保持所有N型MOS管關(guān)閉，即64選I多路器不選通任何一路通路，使得輸出到反相器DO輸入端的位置保持高阻態(tài)。
[0036]然后開始初始化，具體如下:
[0037]初始信號init保持置0，使得由第二 P型MOS管P2和反相器DO組成的保持邏輯O電路，輸出O的狀態(tài)。此時(shí)需注意，如圖2所示32個(gè)64選I多路器并聯(lián)時(shí)，每一個(gè)64選I的電路中都有一個(gè)init，這32個(gè)init不能同時(shí)拉低，要幾個(gè)NS的延時(shí)，因?yàn)橥瑫r(shí)拉低會造成芯片不能正常工作。
[0038]其中，第二 P型MOS管P2和反相器DO組成保持邏輯O的電路，其工作原理如下:在反相器DO的輸入是I的情況下，反相器DO的輸出會保持0，然后在反相器DO已經(jīng)輸出O的情況下，把第一 P型MOS管Pl的漏極變成高阻，反相器DO的輸入會由第二 P型MOS管P2給拉成1.這樣反向器DO的輸出還是O。
[0039]初始化完成后，初始信號init置1，保持邏輯O電路自動(dòng)輸出0，即先完成init釋放，控制C11-C88打開要選通的那一路信號的控制位，即要選通的那一路信號的控制位置0，將S1-S8，S21-S28共16個(gè)控制位選通開了控制位的那個(gè)信號。這樣就完成了 64個(gè)信號輸入，選通32個(gè)通道，最終得到32個(gè)輸出的過程。
[0040]大量的多路復(fù)選器應(yīng)用場合，90%以上的復(fù)選器是沒有用到的。復(fù)選器的輸入端會掛在信號的傳輸線上。傳統(tǒng)的多路復(fù)選器的輸入端的負(fù)載，會被輸入線看到，特別是如圖3所示的這種共用控制位S1-S8的八個(gè)8選I多路器，輸入端的扇出、負(fù)載都會比較大。圖4為本實(shí)用新型實(shí)施例提供的一個(gè)多路復(fù)選器驅(qū)動(dòng)另外三個(gè)多路復(fù)選器的數(shù)據(jù)通道簡化電路結(jié)構(gòu)圖，該圖中示出了選通某一個(gè)帶控制位的反相器后的數(shù)據(jù)通道簡化圖，例如需要選通控制位為Cll的反相器D1，當(dāng)控制位Cll為O時(shí)，則反相器Dl打開，即是選通了圖2中32個(gè)64選I多路器的第一輸入端il，本實(shí)用新型實(shí)施例中輸入進(jìn)來就接入帶控制位的反相器，其作用如下:
[0041](I)如圖1所示現(xiàn)有技術(shù)中的前級驅(qū)動(dòng)要通過兩級8選I多路器組成的傳輸門接后邊保持邏輯O電路中的PMOS管，該P(yáng)MOS管和負(fù)載前的金屬線的電阻(R1、R2和R3)形成分壓，會導(dǎo)致遠(yuǎn)距離信號無法正常傳輸。本實(shí)用新型加入帶控制位的反相器后，64選32多路復(fù)選器的輸出只驅(qū)動(dòng)每個(gè)64選32多路復(fù)選器的輸入端的帶控制位的反相器，即如圖4所示一個(gè)多路復(fù)選器的輸出分別3個(gè)反相器的輸入，保持邏輯O電路中第二 P型MOS管P2是由64選32多路復(fù)選器內(nèi)部的反相器即圖4中的輸入驅(qū)動(dòng)反相器來驅(qū)動(dòng)，而不是由前級驅(qū)動(dòng)來驅(qū)動(dòng)的，因此就不會存在PMOS管與負(fù)載前的金屬線的電阻形成分壓，進(jìn)而不會因負(fù)載前的金屬線的電阻值影響到信號的遠(yuǎn)距離傳輸；
[0042](2)現(xiàn)有技術(shù)中反相器驅(qū)動(dòng)的PMOS功效上相當(dāng)于一個(gè)上拉電阻，扇出越多，并聯(lián)的上拉電阻越強(qiáng)，上拉電阻會和負(fù)載前的金屬線上寄生電阻分壓，上拉電阻越強(qiáng)，信號的延時(shí)也就越大，上拉電阻小于金屬線電阻的時(shí)候，信號就不能傳輸了，從一個(gè)扇出，到32個(gè)扇出，延時(shí)的值不是等比例變化的。如圖4所示，保持邏輯O電路的第二 P型MOS管P2由64選32多路復(fù)選器內(nèi)部的反相器即圖4中的輸入驅(qū)動(dòng)反相器來驅(qū)動(dòng)，因此就不會存在PMOS管與負(fù)載前的金屬線的電阻形成分壓，使得上拉電阻越強(qiáng)，信號的延時(shí)也就越大。從而使得信號傳輸保持完整的線性；
[0043](3)在現(xiàn)有技術(shù)中，當(dāng)扇出數(shù)目比較大的時(shí)候，因驅(qū)動(dòng)離負(fù)載的物理距離大，金屬線的電阻非常巨大，再加上負(fù)載上的上拉電阻造成，信號的上升沿和下降沿比較緩，中間態(tài)的時(shí)間會增大，漏電會增多導(dǎo)致功耗較大。本實(shí)用新型實(shí)施例輸入進(jìn)來就接入帶控制位的反相器后，驅(qū)動(dòng)距離負(fù)載的物理距離減少，金屬線的電阻相對于上拉電阻可以忽略不計(jì)，信號的上升沿和下降沿會比較陸，中間態(tài)的時(shí)間非常小，從而使得功耗降低。
[0044]本實(shí)用新型實(shí)施例提出了一種多路復(fù)選器，該多路復(fù)選器的結(jié)構(gòu)中增加了帶控制位的反相器，防止信號遠(yuǎn)距離傳輸失真，使得信號輸出能夠保持完整的線性，還降低了功耗，將其應(yīng)用于FPGA芯片中的互連結(jié)構(gòu)中，提高了芯片的系統(tǒng)性能。
[0045]最后所應(yīng)說明的是，以上實(shí)施例僅用以說明本實(shí)用新型的技術(shù)方案而非限制，盡管參照較佳實(shí)施例對本實(shí)用新型進(jìn)行了詳細(xì)說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對本實(shí)用新型的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本實(shí)用新型技術(shù)方案的精神和范圍。
【權(quán)利要求】
1.一種多路復(fù)選器，其特征在于，所述多路復(fù)選器包括M個(gè)帶控制位的反相器、N個(gè)M選I多路器； 所述N個(gè)M選I多路器的第i個(gè)輸入端并聯(lián)，再與第i個(gè)所述帶控制位的反相器的輸出端相連接，且其中N、M為整數(shù)，M為2的冪數(shù)，i為1，2，…，M ; 當(dāng)所述控制位為第一電平時(shí)，則所述帶控制位的反相器輸出高阻態(tài)，當(dāng)?shù)趇個(gè)控制位為第二電平時(shí)，則所述第i個(gè)所述帶控制位的反相器打開，選通所述N個(gè)M選I多路器。
2.根據(jù)權(quán)利要求1所述的多路復(fù)選器，其特征在于，所述M選I多路器具體為64選I多路器； 所述64選I多路器包括8選I多路器、第一 P型MOS管P1、第二 P型MOS管P2、反相器DO ； 第一級中的每個(gè)8選I多路器的輸出端分別與第二級中的一個(gè)8選I多路器的輸入端相連接，所述第二級中的一個(gè)8選I多路器的輸出端、所述第一 P型MOS管Pl的漏極與所述第二 P型MOS管P2的漏極連接在所述反相器DO的輸入端，所述第一 P型MOS管Pl的柵極輸入初始信號init，第一 P型MOS管Pl的源極與第二 P型MOS管P2的源極相接并接電源，所述第二 P型MOS管P2的柵極與所述反相器DO的輸出端相連接； 當(dāng)所述初始信號init為第二電平，反相器DO的輸入端為第一電平時(shí)，反相器DO的輸出端為第二電平，第一 P型MOS管Pl的漏極為高阻態(tài)，反相器DO的輸入端會由第二 P型MOS管P2給拉至第一電平，則不選通所述64選I多路器，當(dāng)所述初始信號init為第一電平時(shí)，則選通所述64選I多路器。
【文檔編號】H03K19/177GK203968107SQ201420397088
【公開日】2014年11月26日 申請日期:2014年7月17日 優(yōu)先權(quán)日:2014年7月17日
【發(fā)明者】劉成利, 陳子賢, 劉明 申請人:京微雅格（北京）科技有限公司