傳輸門線路結(jié)構(gòu)的制作方法
【專利摘要】本實(shí)用新型提供了一種傳輸門線路結(jié)構(gòu)，包括：第一PMOS管，柵端接收第一數(shù)字信號(hào)，漏端接第一模擬信號(hào)端，源端接自身的襯底端；第二PMOS管，柵端接收第一數(shù)字信號(hào)，漏端接第二模擬信號(hào)端，源端接自身的襯底端并連接至第一PMOS管的源端；第一NMOS管，柵端接收第二數(shù)字信號(hào)，漏端接第一模擬信號(hào)端，源端接第一NMOS管的襯底端；第二NMOS管，柵端接收第二數(shù)字信號(hào)，漏端接第二模擬信號(hào)端，源端接自身的襯底端并連接至第一NMOS管的源端；其中，兩個(gè)PMOS管具有第一閾值電壓，兩個(gè)NMOS管具有第二閾值電壓，二者之和小于電源電壓。本實(shí)用新型能夠避免襯偏效應(yīng)的影響，在電源電壓較低時(shí)也能實(shí)現(xiàn)各種電位信號(hào)的傳輸。
【專利說明】
傳輸門線路結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001 ] 本實(shí)用新型涉及一種傳輸門線路結(jié)構(gòu)。

【背景技術(shù)】
[0002]在模擬集成電路中，傳輸門是一種常用的線路結(jié)構(gòu)。在集成電路中，通常PMOS管的襯底端都是接電源，而NMOS管的襯底端都是接地。在傳輸中間電壓時(shí)，PMOS管的襯底端與源端之間或者NMOS管的襯底端與源端之間的電壓值(通常指的是正電壓)都比較大，導(dǎo)致襯偏效應(yīng)嚴(yán)重，使得傳輸信號(hào)時(shí)需要的柵源電壓值比沒有襯偏效應(yīng)時(shí)大的多，最終可能導(dǎo)致PMOS管和NMOS管都不能導(dǎo)通，使得信號(hào)傳輸失敗。
[0003]圖1示出了現(xiàn)有技術(shù)中的一種傳輸門的線路結(jié)構(gòu)10，該傳輸門線路結(jié)構(gòu)10包括:
[0004]PMOS管31，由第一數(shù)字信號(hào)23控制開通和關(guān)斷；
[0005]NMOS管32，由第二數(shù)字信號(hào)24控制開通和關(guān)斷；
[0006]第一模擬信號(hào)端21與第二模擬信號(hào)22端之間通過PMOS管31和NMOS管32的控制傳輸信號(hào)。
[0007]其中，PMOS管31的柵端接收第一數(shù)字信號(hào)23，源端和漏端其中之一接第一模擬信號(hào)端21，另外一端接第二模擬信號(hào)端22，PMOS管31的襯底端接電源電壓VDD。NMOS管32的柵端接收第二數(shù)字信號(hào)24，源端和漏端其中之一接第一模擬信號(hào)端21，另外一端接第二模擬信號(hào)端22，NMOS管32的襯底端接地GND。
[0008]當(dāng)?shù)谝粩?shù)字信號(hào)23接地GND時(shí)，PMOS管31開通，由于第一模擬信號(hào)端21的電位與電源電壓VDD之間存在電壓差，使得PMOS管31開始導(dǎo)通的柵源電壓值變大。同樣，當(dāng)?shù)诙?shù)字信號(hào)24接電源電壓VDD時(shí),NMOS管32開通,然而由于第一模擬信號(hào)端21的電位與地GND之間存在電壓差，使得NMOS管32開始導(dǎo)通的柵源電壓值變大。這樣，第一模擬信號(hào)端21的電位要順利傳輸?shù)降诙M信號(hào)端22必須滿足這兩個(gè)柵源電壓值的較小者。
[0009]例如，設(shè)定第一模擬信號(hào)端21的電位為電源電壓VDD時(shí)，PMOS管31開通的柵源電壓值為Vthp，那么，在第一模擬信號(hào)端21的電位為Va時(shí)，PMOS管31開通的柵源電壓值為
Vpb = Vmp + γΡ(^2Φρ + Vdd - Va -」2Φp)。其中，Y P和ΦΡ均是與工藝有關(guān)的定值，Vdd為電源電壓VDD的電壓值。顯然，當(dāng)Vdd-Va的值較大的時(shí)候，Vpb比Vthp大的多。
[0010]同理，設(shè)定第一模擬信號(hào)端21的電壓為電源電壓GND時(shí)，NMOS管32開通的柵源電壓值為V?，那么，在第一模擬信號(hào)端21的電位為Va時(shí)，NMOS管32開通的柵源電壓值為
Vnb - Vthn + γ、(々2Φ v + F4 -」2Φ、)》其中，Yn和ΦΝ均是與工藝有關(guān)的定值，Vdd為電源電壓VDD的電壓值。顯然，當(dāng)Vdd-Va的值較大的時(shí)候，Vnb比Vthn大的多。
[0011]因此，為使第一模擬信號(hào)端21的電位要順利傳輸?shù)降诙M信號(hào)端22，必須滿足VA>VPB或者。顯而易見，要使所有落在O?VDD之間的Va都滿足，只有在

[^ DB — 6
VpB+VNB<VDD的條件下才能成立。然而，由于襯偏效應(yīng)的關(guān)系，Vpb和Vm都變大很多，而現(xiàn)在電源電壓VDD的電壓值則越來越低，因此很可能使得VPB+VNB>VDD，從而導(dǎo)致第一模擬信號(hào)端21的電位無法順利傳輸?shù)降诙M信號(hào)端22。
實(shí)用新型內(nèi)容
[0012]本實(shí)用新型要解決的技術(shù)問題是提供一種傳輸門線路結(jié)構(gòu)，能夠避免襯偏效應(yīng)的影響，在電源電壓較低時(shí)也能實(shí)現(xiàn)全范圍電壓信號(hào)的傳輸。
[0013]為解決上述技術(shù)問題，本實(shí)用新型提供了一種傳輸門線路結(jié)構(gòu)，包括:
[0014]第一 PMOS管，其柵端接收第一數(shù)字信號(hào)，其漏端接第一模擬信號(hào)端，其源端連接所述第一 PMOS管的襯底端；
[0015]第二 PMOS管，其柵端接收所述第一數(shù)字信號(hào)，其漏端接第二模擬信號(hào)端，其源端連接所述第二 PMOS管的襯底端并連接至所述第一 PMOS管的源端；
[0016]第一 NMOS管，其柵端接收第二數(shù)字信號(hào)，其漏端接所述第一模擬信號(hào)端，其源端連接所述第一 NMOS管的襯底端；
[0017]第二 NMOS管，其柵端接收所述第二數(shù)字信號(hào)，其漏端接所述第二模擬信號(hào)端，其源端連接所述第二 NMOS管的襯底端并連接至所述第一 NMOS管的源端；
[0018]其中，所述第一 PMOS管和第二 PMOS管具有第一閾值電壓，所述第一 NMOS管和第二 NMOS管具有第二閾值電壓,所述第一閾值電壓與第二閾值電壓之和小于電源電壓。
[0019]與現(xiàn)有技術(shù)相比，本實(shí)用新型具有以下優(yōu)點(diǎn):
[0020]本實(shí)用新型實(shí)施例的傳輸門線路結(jié)構(gòu)通過第一 PMOS管、第二 PMOS管、第一 NMOS管和第二 NMOS管的連接關(guān)系的巧妙設(shè)計(jì)，能夠克服襯偏效應(yīng)的影響，及時(shí)電源電壓較低，也能夠?qū)崿F(xiàn)全電壓(也即從地到電源電壓之間的任何電壓)信號(hào)的傳輸。
[0021]進(jìn)一步而言，在第一數(shù)字信號(hào)和第二數(shù)字信號(hào)將第一 PMOS管、第二 PMOS管、第一 NMOS管和第二 NMOS管都關(guān)斷時(shí),第一模擬信號(hào)端和第二模擬信號(hào)端之間的雙向傳輸路線上，由于PMOS管或者NMOS管的漏端和襯底端之間存在寄生二極管，總有一個(gè)PMOS管或NMOS管處于二極管反偏狀態(tài)，因此使得第一模擬信號(hào)端和第二模擬信號(hào)端之間是完全隔離的。

【專利附圖】

【附圖說明】
[0022]圖1是現(xiàn)有技術(shù)中一種傳輸門的線路結(jié)構(gòu)示意圖；
[0023]圖2是根據(jù)本實(shí)用新型實(shí)施例的傳輸門的線路結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0024]下面結(jié)合具體實(shí)施例和附圖對(duì)本實(shí)用新型作進(jìn)一步說明，但不應(yīng)以此限制本實(shí)用新型的保護(hù)范圍。
[0025]參考圖2，本實(shí)施例的傳輸門線路結(jié)構(gòu)100包括:
[0026]第一 PMOS管301，由第一數(shù)字信號(hào)203控制開通和關(guān)斷；
[0027]第二 PMOS管302，由第一數(shù)字信號(hào)203控制開通和關(guān)斷；
[0028]第一 NMOS管303，由第二數(shù)字信號(hào)204控制開通和關(guān)斷；
[0029]第二 NMOS管304，由第二數(shù)字信號(hào)204控制開通和關(guān)斷；
[0030]第一模擬信號(hào)端201與第二模擬信號(hào)端202之間通過第一 PMOS管301、第二 PMOS管302、第一 NMOS管303和第二 NMOS管304的共同控制互相傳輸信號(hào)。
[0031]進(jìn)一步而言，第一 PMOS管301的柵端接第一數(shù)字信號(hào)203，漏端接第一模擬信號(hào)端201，源端和襯底端連接在一起。第一 PMOS管301的源端和襯底端連接在一起，使得第一PMOS管301的源端和襯底端具有相同的電位。
[0032]第二 PMOS管302的柵端接第一數(shù)字信號(hào)203，漏端接第二模擬信號(hào)端202，源端和襯底端連接在一起并連接至第一 PMOS管301的源端。第二 PMOS管302的源端和襯底端以及第一 PMOS管301的源端連接在一起，使得第一 PMOS管301的源端和襯底端以及第二PMOS管302的源端和襯底端具有相同的電位。
[0033]第一 NMOS管303的柵端接第二數(shù)字信號(hào)204，漏端接第一模擬信號(hào)端201，源端和襯底端連接在一起。第一 NMOS管303的源端和襯底端連接在一起，使得第一 NMOS管303的源端和襯底端具有相同的電位。
[0034]第二 NMOS管304的柵端接第二數(shù)字信號(hào)204，漏端接第一模擬信號(hào)端201，源端和襯底端連接在一起并連接至第一 NMOS管的源端。第二 NMOS管304的源端和襯底端以及第一 NMOS管303的源端連接在一起，使得第一 NMOS管303的源端和襯底端以及第二 NMOS管304的源端和襯底端具有相同的電位。
[0035]在圖2所示的實(shí)施例中，由于每一個(gè)PMOS管的源端和襯底端都接在一起，并且每一個(gè)NMOS管的源端和襯底端也都接在一起，使得第一 PMOS管301、第二 PMOS管302、第一NMOS管303和第二 NMOS管304開始導(dǎo)通的柵源電壓值不會(huì)變化。
[0036]設(shè)定第一模擬信號(hào)端201的電位為VA時(shí)，第一 PMOS管301和第二 PMOS管302開通的柵源電壓值(也即閾值電壓)為Vthp，第一 NMOS管303和第二 NMOS管304開通的柵源電壓值(也即閾值電壓)為VTHN。這樣,第一模擬信號(hào)端201的電位要順利傳輸?shù)降诙M信號(hào)端202，只需滿足這兩個(gè)柵源電壓值的較小者，即VA>VTHP或者..顯而易





1.'DD ~ ^ Λ> 'THN
見，要使所有的在O?VDD之間的Va都滿足，只有在VTHP+VTHN〈VDD的條件下才能成立，而在一般工藝中要滿足這個(gè)條件比在有襯偏效應(yīng)時(shí)滿足該條件容易的多。此時(shí)，第一模擬信號(hào)201端在地GND和電源電壓VDD之間的全電壓范圍內(nèi)的電壓Va均可以順利傳輸?shù)降诙M信號(hào) 202。
[0037]同樣地，由于對(duì)稱結(jié)構(gòu)的關(guān)系，第二模擬信號(hào)端202的電壓也能在這個(gè)比較容易滿足的條件下順利傳輸?shù)降谝荒M信號(hào)端201。
[0038]在圖2所示的實(shí)施例中，如果第一數(shù)字信號(hào)203接電源電壓VDD，第二數(shù)字信號(hào)204 接地 GND，那么第一 PMOS 管 301、第二 PMOS 管 302、第一 NMOS 管 303 和第二 NMOS 管 304均不開通。無論從第一模擬信號(hào)端201到第二模擬信號(hào)端202的傳輸路線上，還是從第二模擬信號(hào)端202到第一模擬信號(hào)端201的傳輸路線上，由于PMOS管或者NMOS管的漏端和襯底端存在寄生二極管，總有一個(gè)PMOS管和NMOS管處于二極管反偏狀態(tài)，所以此時(shí)第一模擬信號(hào)端201和第二模擬信號(hào)端202之間是完全隔離的。
[0039]需要說明的是，以上第一 PMOS管和第二 PMOS管的第一閾值電壓是正電壓，而本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，要使PMOS管導(dǎo)通，其柵源電壓是負(fù)值；而本申請(qǐng)中為了便于描述，第一 PMOS管和第二 PMOS管導(dǎo)通的“柵源電壓值”指的是正電壓，也就是柵源電壓的絕對(duì)值。
[0040]以上所述，僅是本實(shí)用新型的較佳實(shí)施例而已，并非對(duì)本實(shí)用新型作任何形式上的限制。因此，凡是未脫離本實(shí)用新型技術(shù)方案的內(nèi)容，只是依據(jù)本實(shí)用新型的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡單的修改、等同的變換，均仍屬于本實(shí)用新型技術(shù)方案的保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種傳輸門線路結(jié)構(gòu),其特征在于,包括: 第一 PMOS管，其柵端接收第一數(shù)字信號(hào)，其漏端接第一模擬信號(hào)端，其源端連接所述第一 PMOS管的襯底端； 第二 PMOS管，其柵端接收所述第一數(shù)字信號(hào)，其漏端接第二模擬信號(hào)端，其源端連接所述第二 PMOS管的襯底端并連接至所述第一 PMOS管的源端； 第一 NMOS管，其柵端接收第二數(shù)字信號(hào)，其漏端接所述第一模擬信號(hào)端，其源端連接所述第一 NMOS管的襯底端； 第二 NMOS管，其柵端接收所述第二數(shù)字信號(hào)，其漏端接所述第二模擬信號(hào)端，其源端連接所述第二 NMOS管的襯底端并連接至所述第一 NMOS管的源端； 其中，所述第一 PMOS管和第二 PMOS管具有第一閾值電壓，所述第一 NMOS管和第二NMOS管具有第二閾值電壓,所述第一閾值電壓與第二閾值電壓之和小于電源電壓。
【文檔編號(hào)】H03K19/094GK204013480SQ201420491522
【公開日】2014年12月10日 申請(qǐng)日期:2014年8月28日 優(yōu)先權(quán)日:2014年8月28日
【發(fā)明者】周偉江 申請(qǐng)人:杭州士蘭微電子股份有限公司