高純度頻率源的制作方法
【專利摘要】本實用新型公開了一種高純度頻率源，屬于無線通信【技術(shù)領(lǐng)域】；它包括參考頻率源、單片機、鎖相環(huán)模塊、隔離放大電路，所述鎖相環(huán)模塊包括第一PLL鎖相環(huán)模塊、第二PLL鎖相環(huán)模塊，第一PLL鎖相環(huán)模塊和第二PLL鎖相環(huán)模塊的組成和參數(shù)完全相同，第一PLL鎖相環(huán)模塊和第二PLL鎖相環(huán)模塊都由同一單片機控制，第一PLL鎖相環(huán)模塊的輸入端和第二PLL鎖相環(huán)模塊的輸入端共同連接所述參考頻率源的輸出端，第一PLL鎖相環(huán)模塊的輸出端和第二PLL鎖相環(huán)模塊的輸出端共同連接切換開關(guān)后最終輸出；它能同時實現(xiàn)高雜散抑制度和高速頻率切換以及低功耗小體積的要求，為雷達和通信系統(tǒng)提供高質(zhì)量的信號源，從而提升雷達和通信系統(tǒng)的整體性能。
【專利說明】高純度頻率源

【技術(shù)領(lǐng)域】
[0001]本實用新型屬于無線通信【技術(shù)領(lǐng)域】，具體涉及一種高純度頻率源。

【背景技術(shù)】
[0002]頻率源是現(xiàn)代電子系統(tǒng)的重要組成部分，被稱為許多電子系統(tǒng)的“心臟”。在通信、雷達和導航等設(shè)備中，它既是發(fā)射機的激勵信號源，又是接收機的本地振蕩器；在測試設(shè)備中，它可以作為標準信號源。隨著現(xiàn)代電工電子技術(shù)的不斷發(fā)展，人們對頻率源的要求越來越高，頻率源的性能指標直接對雷達系統(tǒng)及通信系統(tǒng)的整體性能產(chǎn)生根本的影響。
[0003]頻率源的主要性能指標為:頻譜的純度(即雜散抑制度)、相位噪聲、頻率切換時間等。高純度低雜散及快速頻率切換的頻率源是設(shè)計和開發(fā)的難點，性能卓越的頻率源均通過頻率合成的技術(shù)來實現(xiàn)。
[0004]目前的頻率源方案如圖1和圖2所示。
[0005]圖1的方案原理為直接合成式頻率源，其方案為:用一個10MHz的低相位噪聲的恒溫晶振作為參考頻率源，經(jīng)10倍頻后得到IGHz的時鐘信號，為DDS (Direct DigitalSynthesizer直接數(shù)字式頻率合成器)提供時鐘。FPGA(高速可編程數(shù)字邏輯電路)根據(jù)外部輸入的并行跳頻控制碼，編程控制DDS輸出相應的頻率，再通過η次倍頻后產(chǎn)生需要的頻率后，經(jīng)多路開關(guān)選擇濾波后輸出需要的頻率范圍。采用該方案，雖然可以達到較好的相位噪聲，跳頻時間可以做到I μ s以內(nèi)，但雜散指標不能做到較好的水平(多70dBc)，且其體積較大、整體的功耗較大，發(fā)熱量較大，在一定程度上影響其可靠性。
[0006]圖2的方案原理為PLL鎖相環(huán)頻率源，其方案為:采用一個10MHz的低相位噪聲的恒溫晶振作為參考頻率源，為PLL(Phase Locked Loop鎖相環(huán))數(shù)字鎖相環(huán)芯片提供鎖相所需要的參考時鐘信號。VCO(壓控振蕩器)產(chǎn)生需要頻率范圍內(nèi)的自由振蕩信號，分一路反饋到鎖相環(huán)芯片與10MHz的參考時鐘信號進行鑒相。具體的頻率步進、輸出頻率范圍及鑒相頻率等參數(shù)設(shè)置均由FPGA單片機通過編程實現(xiàn)對PLL數(shù)字鎖相環(huán)芯片的配置，單片機接收并行跳頻控制碼后，對鎖相環(huán)芯片進行配置，使其按跳頻控制碼的要求進行工作。10MHz的時鐘信號與VCO壓控振蕩器的信號在PLL芯片內(nèi)部進行鑒相后，由PLL芯片輸出相位誤差電流，通過LF環(huán)路濾波器濾除鑒相雜散后控制VCO的頻率鎖定在跳頻控制碼要求的頻率上。從而得到一個可以由跳頻控制碼控制的信號。
[0007]圖2的方案進行關(guān)鍵指標分析如下:
[0008](I)相噪指標分析
[0009]影響鎖相環(huán)相位噪聲指標的關(guān)鍵為數(shù)字鎖相環(huán)芯片的歸一化低噪，10MHz參考時鐘的相位噪聲，及壓控振蕩器的相位噪聲。其中壓控振蕩器的相位噪聲主要對環(huán)路帶寬外的相位噪聲產(chǎn)生影響，只要選擇低相位噪聲的壓控振蕩器，則鎖相環(huán)環(huán)路帶寬外的相位噪聲水平均可以做到較好的水平。在此處以AD公司的數(shù)字鎖相環(huán)芯片ADF4106為例，主要對環(huán)路帶寬內(nèi)的相位噪聲進行分析。
[0010]鑒相器的歸一化低噪為-219dBc/Hz
[0011]10MHz恒溫晶振的相位噪聲在IKHz可達到-155dBc/Hz@lKHz
[0012]鎖相環(huán)的環(huán)路帶寬內(nèi)的相位噪聲計算公式為:
[0013]Lfloor+20Log(fO/fpD)+1LogfPD
[0014]其中Lfloor為PLL芯片的歸一化低噪，fO/fPD是輸出頻率除以鑒相頻率即倍頻次數(shù)N，fPD為鑒相頻率。環(huán)路帶寬內(nèi)的相位噪聲可以計算如下:
[0015]將上述參數(shù)帶入公式可計算(按1160MHz輸出頻率計算):
[0016]環(huán)路帶內(nèi)的相位噪聲為:
[0017]-219+20Log(1160/10)+1Log(10 X106) ~ _108dBc/Hz。
[0018]參考源相位噪聲倍頻惡化
[0019]參考源的相位噪聲的惡化計算公式為:
[0020]20Log(fO/fPD)
[0021]按參考的相位噪聲為-155dBc/HZ@lKHZ來計算惡化后的相位噪聲為:
[0022]-155+20Log (1160/10) ^ -113.7dBc/HzilKHz
[0023]由于環(huán)路帶內(nèi)的相位噪聲高于參考源惡化后的相位噪聲，最終輸出的相位噪聲還是取決于環(huán)路內(nèi)的相位噪聲即-108dBc/Hz@lKHz ；
[0024](2)跳頻時間分析
[0025]由于采用鎖相環(huán)方式，影響跳頻時間的主要因素為鎖相環(huán)芯片的配置時間和環(huán)路濾波器的RC時間常數(shù)。其中鎖相環(huán)芯片的配置時間為10 μ s左右，而環(huán)路濾波器的時間則是主要的影響因素。在跳頻范圍較寬的情況下，只能做到30 μ S左右，在加上鎖相環(huán)芯片的配置時間，則此種方案的頻率切換時間為40 μ s左右。不能滿足快速頻率切換的要求。
[0026](3)雜散抑制分析
[0027]數(shù)字鎖相環(huán)的雜散指標主要取決于鑒相頻率與環(huán)路濾波器的帶寬。方案中采用了整數(shù)分頻的ADF4106芯片，其輸出的頻率步進為1MHz，其鑒相頻率只能取10MHz，所以最終輸出的雜散信號為鑒相雜散，即偏離輸出頻率±10MHz的雜散信號。由于環(huán)路濾波器的帶寬可以做到比較窄，如200KHz，那么對于±10MHz的雜散信號的抑制度均可做到很高，故雜散抑制度可達到75dBc以上的水平。但當環(huán)路濾波器的帶寬越窄，其RC的時間常數(shù)越長，致使鎖相環(huán)的頻率切換時間加長。所以采用此方案的跳頻時間和雜散抑制度指標不能兼顧。
[0028](4)其它方面的分析
[0029]該方案的實現(xiàn)電路簡單體積小，元器件功耗較小，發(fā)熱量低，可靠性較高。但其頻率切換不能做到快速切換。
[0030]綜合上述的分析與總結(jié)，目前傳統(tǒng)的頻率源方案均不能同時滿足高雜散抑制度和高速頻率切換的指標以及低功耗小體積的要求，對雷達及通信系統(tǒng)的整體性能造成影響。


【發(fā)明內(nèi)容】

[0031]本實用新型的目的在于設(shè)計一種高純度頻率源，它能同時實現(xiàn)高雜散抑制度和高速頻率切換以及低功耗小體積的要求，為雷達和通信系統(tǒng)提供高質(zhì)量的信號源，從而提升雷達和通信系統(tǒng)的整體性能。
[0032]本實用新型采取以下技術(shù)方案
[0033]一種高純度頻率源，它包括參考頻率源、單片機、PLL鎖相環(huán)模塊、隔離放大電路，所述PLL鎖相環(huán)模塊主要由PLL鎖相環(huán)芯片、LF環(huán)路慮波器、VCO壓控振蕩器組成；它還設(shè)有切換開關(guān)，所述PLL鎖相環(huán)模塊包括第一 PLL鎖相環(huán)模塊、第二 PLL鎖相環(huán)模塊，所述第一 PLL鎖相環(huán)模塊和第二 PLL鎖相環(huán)模塊的組成和參數(shù)完全相同，所述第一 PLL鎖相環(huán)模塊和第二 PLL鎖相環(huán)模塊都由所述的單片機控制，第一 PLL鎖相環(huán)模塊的輸入端和第二 PLL鎖相環(huán)模塊的輸入端共同連接所述參考頻率源的輸出端，第一 PLL鎖相環(huán)模塊的輸出端和第二 PLL鎖相環(huán)模塊的輸出端共同連接所述切換開關(guān)，其信號經(jīng)過所述切換開關(guān)切換后、再經(jīng)過后置處理模塊后最終輸出。
[0034]進一步的技術(shù)方案是:所述后置處理模塊包括依次連接的隔離放大電路、功率大電路、諧波慮波電路。
[0035]進一步的技術(shù)方案是:所述的PLL鎖相環(huán)模塊至少設(shè)置為兩組。
[0036]進一步的技術(shù)方案是:所述切換開關(guān)為單刀雙擲開關(guān)(STOT)。
[0037]進一步的技術(shù)方案是:所述第一 PLL鎖相環(huán)模塊或第二 PLL鎖相環(huán)模塊中VCO壓控振蕩器的輸出端還連接有單刀單擲開關(guān)。
[0038]進一步的技術(shù)方案是:所述第一 PLL鎖相環(huán)模塊或第二 PLL鎖相環(huán)模塊中的VCO
壓控振蕩器還連接有低壓差穩(wěn)壓器。
[0039]本實用新型與現(xiàn)有技術(shù)相比，具有以下的有益效果:本實用新型采用了兩組PLL鎖相環(huán)進行鎖相產(chǎn)生相同頻段的頻率，兩組PLL鎖相環(huán)的參數(shù)與器件完全一致；利用一個2選I的單刀雙擲開關(guān)進行對輸出頻率進行選擇切換；兩組PLL鎖相環(huán)為同時工作，利用了開關(guān)能高速切換通道的優(yōu)勢，實現(xiàn)了頻率的高速切換，由于傳統(tǒng)的數(shù)字鎖相環(huán)的雜散指標能做到較高的水平，且其體積及功耗均能做到很小，所以該方案具有高雜散抑制度和快速頻率切換以及低功耗小體積的優(yōu)勢。

【專利附圖】

【附圖說明】
[0040]圖1為直接合成式頻率源原理框圖；
[0041]圖2為PLL鎖相環(huán)頻率源原理框圖；
[0042]圖3為本實用新型的系統(tǒng)框圖；
[0043]圖4為本實用新型的電路框圖；
[0044]圖5a為本的控制碼及電源示意圖；
[0045]圖5b為本實用新型的單片機控制電路原理圖；
[0046]圖5c為本實用新型的第一 PLL鎖相環(huán)模塊電路原理圖；
[0047]圖5d為本實用新型的第二 PLL鎖相環(huán)模塊電路原理圖；
[0048]圖5e為本實用新型的后置輸出處理模塊電路原理圖；
[0049]圖6a為單個PLL頻率切換時間示意圖；
[0050]圖6b為本實用新型中頻率切換時間示意圖。

【具體實施方式】
[0051]下面結(jié)合具體實施例對本實用新型作進一步的闡述和說明。
[0052]本實用新型的原理:如圖3所示，本實用新型的單組鎖相環(huán)部分的工作原理與傳統(tǒng)的數(shù)字鎖相環(huán)工作原理一致，其不同之處在于采用了雙環(huán)“乒乓”的工作方式:
[0053]頻率源上電工作時，F(xiàn)PGA單片機控制兩個數(shù)字鎖相環(huán)同時工作，并產(chǎn)生并行頻率控制碼DqJ1-Dn所控制的輸出頻率，同時FPGA單片機產(chǎn)生開關(guān)選擇控制碼S i還控制2選I的切換開關(guān)，默認選擇其中任意一個PLL鎖相環(huán)的信號輸出。另外一個未被選擇輸出的PLL數(shù)字鎖相環(huán)就可被外部的控制進行預置。其預置方式為:將預置開關(guān)Stl置高電平，同時將跳頻控制碼預置到需要的頻率點上，此時未被選擇輸出的PLL數(shù)字鎖相環(huán)的輸出頻率跳到了預置的頻率點上。由于S。置高電平，F(xiàn)PGA不對已選擇輸出的鎖相環(huán)頻率進行更改配置。當需要頻率切換時將Stl置低電平，同時改變S i的邏輯電平，使切換開關(guān)選擇已經(jīng)預置完成的數(shù)字鎖相環(huán)輸出。在此時又可將Stl置高電平，同時改變跳頻控制碼進行下一個頻點的預置。由此循環(huán)地進行預置與頻率的切換；
[0054]頻率的控制與開關(guān)的控制均采用了高速可編程邏輯電路FPGA，故其時間可做到ns量級，由于采用了雙數(shù)字鎖相環(huán)“乒乓”預置的工作方式，下一個頻點是在另一個鎖相環(huán)工作時所預置產(chǎn)生的，這就不需要考慮單個鎖相環(huán)的鎖定時間。而兩個頻點的切換時間僅取決于開關(guān)的選擇時間。而開關(guān)的選擇時間可達ns量級，所以采用此種方案，頻率切換時間可做到Iμ s以下，實現(xiàn)了快速頻率切換的功能。由于傳統(tǒng)的數(shù)字鎖相環(huán)的雜散指標能做到較高的水平，且其體積及功耗均能做到很小。所以該方案具有高雜散抑制度和快速頻率切換以及低功耗小體積的優(yōu)勢。
[0055]結(jié)合圖4、圖5a和具體實施例，說明如下:
[0056]來自恒溫晶振的10MHz參考信號分別提供給兩個PLL鎖相環(huán)芯片。各PLL鎖相環(huán)芯片內(nèi)部將10MHz參考信號和VCO輸出信號分頻至同一頻率進行PLL頻率鑒相，鑒相器輸出誤差電壓至環(huán)路濾波器，環(huán)路濾波器主要將鑒相誤差電壓濾波成直流電壓，控制VCO輸出指定的頻率信號，此信號經(jīng)隔離放大后輸出至單刀雙擲開關(guān)，最后由單刀雙擲開關(guān)選擇先前預置的頻率輸出信號，信號再經(jīng)過隔離放大、功率放大、諧波慮波處理后最終輸出。FPGA主要對這兩個PLL鎖相環(huán)芯片進行配置，改變分頻比實現(xiàn)PLL跳頻，同時控制開關(guān)選擇預置輸出頻率。
[0057]在系統(tǒng)跳頻前，需要提前50us預置下一個點的頻率，當切換頻率時，響應時間僅取決于FPGA程序的響應速度和開關(guān)的切換時間，因FPGA的開關(guān)控制程序部分編譯后，幾乎全部由邏輯器件構(gòu)成，響應時間只取決于邏輯門的延遲，可達ns量級。當頻率切換后，系統(tǒng)需要立即預置下一頻率點，為下一頻率輸出做準備。這里的頻率切換時間是指一個頻率點跳變至下一個頻率點的切換時間，如圖6a所示，如果使用單個PLL進行跳頻，從一個頻率點跳至下一個頻率點時，中間的過渡帶會有頻率來回跳變的環(huán)路搜索狀態(tài)；如圖6b所示，采用兩個PLL進行跳頻，跳頻預置后開關(guān)切換，頻率跳變的過渡帶不會有其它頻率的信號產(chǎn)生，只會有一段無輸出信號的空缺時間，并且該時間非常短。
[0058]更進一步的實施例:
[0059]采用“乒乓”方式進行頻率切換，可將傳統(tǒng)PLL跳頻時頻率捷變跳動時間轉(zhuǎn)換為穩(wěn)定輸出頻率時的等待時間；當采用多只PLL進行預置時，可進一步縮短預置頻率時的等待時間，當?shù)却龝r間縮短一半，所需提前預置的PLL數(shù)量將增加一倍，等待時間越短，成本將越尚。
[0060]再進一步的實施例:
[0061]圖5b、圖5c、圖5d、圖5e所示的本發(fā)明電路原理圖中，Al為單片機，主要為2路PLL頻率合成器芯片進行初始化配置和頻率預置。A2、A3為頻率合成器芯片，該芯片內(nèi)集成了數(shù)字分頻器、鑒相器、程序控制器和寄存器。A4、A5組成2路PLL有源環(huán)路濾波器，過濾環(huán)路噪聲，控制環(huán)路帶寬。A6、A10為線性穩(wěn)定器，將+15V電壓轉(zhuǎn)換為+12V，分別提供A21、A22的VCO穩(wěn)定電源電壓。A11、A12、A13組成單刀雙擲開關(guān)，2級串聯(lián)主要提高開關(guān)隔離度。A17、A18、A19為A11、A12、A13開關(guān)轉(zhuǎn)換控制邏輯并提供驅(qū)動能力。A8、A9為2只線性穩(wěn)壓器，將電壓從+15V降至+3.3V，給開關(guān)電路提供穩(wěn)定電壓。A14為帶離放大器，A7為其提供由+15V轉(zhuǎn)換后的+5V電壓。A20為未級放大器。A22、A23組成級聯(lián)濾波器，提高輸出信號的諧波抑制。
[0062]本發(fā)明中高純度頻率源達到的技術(shù)指標如下
[0063]a.頻率范圍 C 波段 f0= 960MHz ?1160MHz，Bff = 200MHz ；
[0064]b.頻率間隔:Af = 10MHz，共201個頻點；
[0065]c.相位噪聲:￡ (IkHz) < _105dBc/Hz ；
[0066]d.跳頻時間:τ < 10 μ s ;
[0067]e.諧波抑制:彡50dBc
[0068]f.雜散抑制:Sp> 70dBc ；
[0069]g.輸出功率:P。= 1dBmildB ；
[0070]h.輸出駐波比1.5 ;
[0071]1.工作溫度= -40--+70O ；
[0072]j.尺寸限制:60X60X35o
[0073]在本說明書中所談到的“一個實施例”、“另一個實施例”、“實施例”等，指的是結(jié)合該實施例描述的具體特征、結(jié)構(gòu)或者特點包括在本申請概括性描述的至少一個實施例中。在說明書中多個地方出現(xiàn)同種表述不是一定指的是同一個實施例。進一步來說，結(jié)合任一實施例描述一個具體特征、結(jié)構(gòu)或者特點時，所要主張的是結(jié)合其他實施例來實現(xiàn)這種特征、結(jié)構(gòu)或者特點也落在本實用新型的范圍內(nèi)。
[0074]盡管這里參照本實用新型的多個解釋性實施例對本實用新型進行了描述，但是，應該理解，本領(lǐng)域技術(shù)人員可以設(shè)計出很多其他的修改和實施方式，這些修改和實施方式將落在本申請公開的原則范圍和精神之內(nèi)。更具體地說，在本申請公開、附圖和權(quán)利要求的范圍內(nèi)，可以對主題組合布局的組成部件和/或布局進行多種變型和改進。除了對組成部件和/或布局進行的變型和改進外，對于本領(lǐng)域技術(shù)人員來說，其他的用途也將是明顯的。
【權(quán)利要求】
1.一種高純度頻率源，它包括參考頻率源、單片機、PLL鎖相環(huán)模塊、隔離放大電路，所述PLL鎖相環(huán)模塊主要由PLL鎖相環(huán)芯片、LF環(huán)路慮波器、VCO壓控振蕩器組成，其特征在于:它還設(shè)有切換開關(guān)，所述PLL鎖相環(huán)模塊包括第一 PLL鎖相環(huán)模塊、第二 PLL鎖相環(huán)模塊，所述第一 PLL鎖相環(huán)模塊和第二 PLL鎖相環(huán)模塊的組成和參數(shù)完全相同，所述第一 PLL鎖相環(huán)模塊和第二 PLL鎖相環(huán)模塊都由所述的單片機控制，第一 PLL鎖相環(huán)模塊的輸入端和第二 PLL鎖相環(huán)模塊的輸入端共同連接所述參考頻率源的輸出端，第一 PLL鎖相環(huán)模塊的輸出端和第二 PLL鎖相環(huán)模塊的輸出端共同連接所述切換開關(guān)，其信號經(jīng)過所述切換開關(guān)切換后、再經(jīng)過后置處理模塊后最終輸出。
2.根據(jù)權(quán)利要求1中所述的高純度頻率源，其特征在于:所述后置處理模塊包括依次連接的隔離放大電路、功率大電路、諧波慮波電路。
3.根據(jù)權(quán)利要求1中所述的高純度頻率源，其特征在于:所述的PLL鎖相環(huán)模塊至少設(shè)置為兩組。
4.根據(jù)權(quán)利要求1中所述的高純度頻率源，其特征在于:所述切換開關(guān)為單刀雙擲開關(guān)。
5.根據(jù)權(quán)利要求1中所述的高純度頻率源，其特征在于所述第一PLL鎖相環(huán)模塊或第二 PLL鎖相環(huán)模塊中的VCO壓控振蕩器的輸出端還連接有單刀單擲開關(guān)。
6.根據(jù)權(quán)利要求1中所述的高純度頻率源，其特征在于所述第一PLL鎖相環(huán)模塊或第二 PLL鎖相環(huán)模塊中的VCO壓控振蕩器還連接有低壓差穩(wěn)壓器。
【文檔編號】H03L7/08GK204190749SQ201420650422
【公開日】2015年3月4日 申請日期:2014年11月3日 優(yōu)先權(quán)日:2014年11月3日
【發(fā)明者】姚宗誠, 王清文 申請人:成都賽英科技有限公司