本申請(qǐng)涉及電子學(xué)領(lǐng)域，并且更特別地，涉及用于對(duì)時(shí)鐘信號(hào)的相位進(jìn)行移位的電路。

背景技術(shù)：

諸如計(jì)算機(jī)、膝上型電腦、智能手機(jī)、平板電腦、電視機(jī)等的電子設(shè)備可能具有對(duì)時(shí)鐘信號(hào)的相位進(jìn)行移位的需要。當(dāng)前用于對(duì)時(shí)鐘信號(hào)的相位進(jìn)行移位的電路通常采用D觸發(fā)器，D觸發(fā)器具有D輸入、Q輸出和觸發(fā)輸入。D觸發(fā)器在其D輸入接收時(shí)鐘信號(hào)，并且在其觸發(fā)輸入接收對(duì)應(yīng)于時(shí)鐘信號(hào)的使其頻率加倍的反相形式的信號(hào)。這一電路產(chǎn)生時(shí)鐘信號(hào)的相移90度的信號(hào)。

雖然這一所描述的相移電路可能在一些情況下有用，但是其遭受相移由在其觸發(fā)輸入處的信號(hào)確定的缺點(diǎn)。在觸發(fā)輸入處生成該必需的信號(hào)以提供所期望的相移可能涉及使用鎖相環(huán)，以及與其相關(guān)聯(lián)的相關(guān)聯(lián)復(fù)雜度(以及片上空間)。

因此，需要以其他方式對(duì)時(shí)鐘的相位進(jìn)行移位的新電路。

技術(shù)實(shí)現(xiàn)要素：

電子設(shè)備包括第一電路，第一電路被配置成響應(yīng)于具有第一邏輯電平的輸入信號(hào)，當(dāng)跨接收輸入電流的第一電容器的第一電壓超過閾值電壓時(shí)生成輸出控制信號(hào)。輸入電流與輸入信號(hào)的頻率成比例。第二電路被配置成響應(yīng)于具有第二邏輯電平的輸入信號(hào)，當(dāng)跨接收輸入電流的第二電容器的第二電壓超過閾值電壓時(shí)生成輸出復(fù)位信號(hào)。觸發(fā)器被配置成響應(yīng)于輸出控制信號(hào)而將信號(hào)輸出生成為具有第一邏輯電平，以及響應(yīng)于輸出復(fù)位信號(hào)而將信號(hào)輸出復(fù)位并且生成為具有第二邏輯電平。

變換電路可以被配置成接收輸入信號(hào)并且生成輸入電流，其中輸入電流與輸入信號(hào)的頻率以及變換電容器成比例。第一電壓超過閾值電壓所持續(xù)的時(shí)間基于第一比率，其中第一比率是第一電容器的電容與變換電容器的電容的比率。信號(hào)輸出基于第一比率而與輸入信號(hào)在相位方面不同。

第一電容器和第二電容器可以具有相同的電容。

第二電壓超過閾值電壓所持續(xù)的時(shí)間基于第二比率，其中第二比率是第二電容器的電容與變換電容器的電容的比率。信號(hào)輸出基于第二比率而與輸入信號(hào)在占空比方面不同。

啟動(dòng)電路可以被配置成當(dāng)輸入信號(hào)具有第一邏輯電平時(shí)啟動(dòng)第一電路并且當(dāng)輸入信號(hào)具有第二邏輯電平時(shí)禁用第一電路，以及當(dāng)輸入信號(hào)具有第二邏輯電平時(shí)啟動(dòng)第二電路并且當(dāng)輸入信號(hào)具有第一邏輯電平時(shí)禁用第二電路。啟動(dòng)電路可以包括第一反相器和第二反相器，第一反相器被耦合以接收輸入信號(hào)以及輸出輸入信號(hào)的反相信號(hào)至第一電路，第二反相器被耦合至第一反相器以接收輸入信號(hào)的反相信號(hào)以及輸出輸入信號(hào)的反相信號(hào)的反相信號(hào)至第二電路。

第一電路可以包括與變換電路的輸出晶體管成電流鏡關(guān)系的第一晶體管，使得輸入電流能夠從其中流過，以及第一節(jié)點(diǎn)。第二晶體管可以被配置成當(dāng)輸入信號(hào)具有第一邏輯電平時(shí)，選擇性地允許經(jīng)過第一晶體管的輸入電流的流(flow)流經(jīng)第二晶體管并且進(jìn)入第一節(jié)點(diǎn)中。第一電容器被配置成由流經(jīng)第一節(jié)點(diǎn)的輸入電流充電。比較器被配置成將第一節(jié)點(diǎn)處的電壓與閾值電壓進(jìn)行比較并且當(dāng)?shù)谝还?jié)點(diǎn)處的電壓超過閾值電壓時(shí)生成輸出控制信號(hào)。第一節(jié)點(diǎn)處的電壓是跨第一電容器的第一電壓。

第一電流吸收電路可以被配置成基于具有第二邏輯電平的輸入信號(hào)而從第一節(jié)點(diǎn)吸收電流。第一電流吸收電路可以包括第三晶體管，第三晶體管包括第一NMOS晶體管，第一NMOS晶體管具有被耦合至接地的源極、被耦合至第一節(jié)點(diǎn)的漏極、以及被耦合以接收輸入信號(hào)的反相信號(hào)的柵極。第一電流吸收電路也可以包括第四晶體 管，第四晶體管包括第二NMOS晶體管，第二NMOS晶體管具有被耦合至接地的源極、被耦合至第一節(jié)點(diǎn)的漏極、以及被耦合至信號(hào)輸出的柵極。

第一晶體管可以是第一PMOS晶體管，第一PMOS晶體管具有被耦合至電源的源極、漏極以及被耦合至輸出晶體管的柵極的柵極。第二晶體管可以是第二PMOS晶體管，第二PMOS晶體管具有被耦合至第一PMOS晶體管的漏極的源極、被耦合至第一電容器的漏極、以及被耦合至輸入信號(hào)的反相信號(hào)的柵極。

第二電路可以包括與變換電路的輸出晶體管成電流鏡關(guān)系的第五晶體管，使得輸入電流能夠從其中流過，以及第二節(jié)點(diǎn)。第六晶體管可以被配置成當(dāng)輸入信號(hào)具有第二邏輯電平時(shí)，選擇性地允許經(jīng)過第五晶體管的輸入電流的流流經(jīng)第六晶體管并且進(jìn)入第二節(jié)點(diǎn)中。比較器可以被配置成將第二節(jié)點(diǎn)處的電壓與閾值電壓進(jìn)行比較并且當(dāng)?shù)诙?jié)點(diǎn)處的電壓超過閾值電壓時(shí)生成輸出復(fù)位信號(hào)。第二節(jié)點(diǎn)處的電壓是跨第二電容器的第二電壓。

第二電流吸收電路可以被配置成基于具有第一邏輯電平的輸入信號(hào)而從第二節(jié)點(diǎn)吸收電流。第二電流吸收電路可以包括第七晶體管，第七晶體管包括第三NMOS晶體管，第三NMOS晶體管具有被耦合至第二節(jié)點(diǎn)的漏極、被耦合至接地的源極、以及被耦合至輸入信號(hào)的柵極。

第五晶體管可以是第三PMOS晶體管，第三PMOS晶體管具有被耦合至電源的源極、漏極、以及被耦合至輸出晶體管的柵極的柵極。第六晶體管可以是第四PMOS晶體管，第四PMOS晶體管具有被耦合至第五晶體管的漏極的源極、被耦合至第二節(jié)點(diǎn)的漏極、以及被耦合至?xí)r鐘信號(hào)的柵極。

方法方面可以包括基于時(shí)鐘信號(hào)生成時(shí)鐘電流。在時(shí)鐘信號(hào)的上升沿上，方法可以包括當(dāng)跨接收時(shí)鐘電流的第一電容器的第一電壓超過閾值電壓時(shí)生成輸出控制信號(hào)，其中第一電壓超過閾值電壓所持續(xù)的時(shí)間基于時(shí)鐘電流和第一電容器。在時(shí)鐘信號(hào)的下降沿上，方法可 以包括當(dāng)跨接收時(shí)鐘電流的第二電容器的第二電壓超過閾值電壓時(shí)生成輸出復(fù)位信號(hào)。時(shí)鐘輸出可以響應(yīng)于輸出控制信號(hào)而被生成為邏輯高。時(shí)鐘輸出可以基于輸出復(fù)位信號(hào)而被復(fù)位至低。

附圖說明

圖1是根據(jù)本公開的相移電路的示意框圖。

圖2是根據(jù)本公開的相移電路的電路示意圖。

圖3是圖1的相移電路在操作時(shí)的時(shí)序圖。

具體實(shí)施方式

以下將描述根據(jù)本發(fā)明的原理的通信系統(tǒng)的一個(gè)或多個(gè)實(shí)施例。這些所描述的實(shí)施例僅為用于實(shí)施如僅僅由所附權(quán)利要求限定的本發(fā)明的技術(shù)的示例。附加地，為了提供本發(fā)明和本發(fā)明的原理的重點(diǎn)描述，在本說明書中可能不描述實(shí)際實(shí)施方式的不相關(guān)特征。

參考圖1，現(xiàn)在描述用于輸入信號(hào)(諸如時(shí)鐘信號(hào))的相移電路100。現(xiàn)在將總體上描述相移電路100的操作，并且隨后將給出具體操作細(xì)節(jié)。

相移電路100包括用于生成信號(hào)輸出CLKOUT的觸發(fā)器170。觸發(fā)器170在其D輸入處接收表示邏輯高的電壓，并且在其Q輸出處提供信號(hào)輸出CLKOUT。觸發(fā)器170由第一電路130進(jìn)行時(shí)鐘控制，并且由第二電路150復(fù)位。第一和第二電路130、150接收時(shí)鐘信號(hào)CLKIN作為輸入。

當(dāng)時(shí)鐘信號(hào)CLKIN轉(zhuǎn)換成邏輯高時(shí)，第一電路130生成輸出控制信號(hào)，輸出控制信號(hào)的上升沿對(duì)觸發(fā)器170進(jìn)行時(shí)鐘控制。輸出控制信號(hào)的上升沿相對(duì)于時(shí)鐘信號(hào)CLKIN的上升沿被延遲，并且因此用于生成信號(hào)輸出CLKOUT的上升沿，信號(hào)輸出CLKOUT使其相位相對(duì)于時(shí)鐘信號(hào)CLKIN移位X°的值。

當(dāng)時(shí)鐘信號(hào)CLKIN轉(zhuǎn)換成邏輯低時(shí)，第二電路150生成輸出復(fù)位信號(hào)，輸出復(fù)位信號(hào)具有用于對(duì)觸發(fā)器170進(jìn)行復(fù)位的下降沿。輸 出復(fù)位信號(hào)的下降沿相對(duì)于時(shí)鐘信號(hào)CLKIN的下降沿被延遲，并且因此用于生成信號(hào)輸出CLKOUT的下降沿，信號(hào)輸出CLKOUT使其相位相對(duì)于輸入信號(hào)移位Y°的值。

由第一電路130設(shè)置的輸出控制信號(hào)的延遲因此將信號(hào)輸出CLKOUT的相位相對(duì)于時(shí)鐘信號(hào)CLKIN移位X°。類似地，由第二電路150設(shè)定的輸出復(fù)位信號(hào)的延遲相對(duì)于時(shí)鐘信號(hào)CLKIN改變了信號(hào)輸出CLKOUT的占空比。如果X°＝Y(jié)°，則占空比不被改變。

現(xiàn)在將參考圖2給出相移電路100的其它細(xì)節(jié)。變換電路110包括并聯(lián)耦合在節(jié)點(diǎn)111和接地之間的變換電容器Cc和開關(guān)S2(ф2)。NMOS補(bǔ)償晶體管T4具有被耦合至節(jié)點(diǎn)111的柵極、以及均被耦合至接地GND的源極和漏極。NMOS晶體管T4用于對(duì)電容器C1和C2進(jìn)行補(bǔ)償。開關(guān)S1(ф1)被耦合在節(jié)點(diǎn)111和節(jié)點(diǎn)112之間。附加的補(bǔ)償電容器Cc2被耦合在節(jié)點(diǎn)112與接地GND之間。運(yùn)算放大器115具有通過開關(guān)S3(ф2)被耦合至節(jié)點(diǎn)112的反相端子，以及被耦合至參考電壓Vref的非反相端子。反饋電容器Cc3被耦合在運(yùn)算放大器115的反相輸入和輸出之間。

NMOS晶體管T3具有被耦合至運(yùn)算放大器115的輸出的柵極、經(jīng)由電阻器R被耦合至接地GND的源極、以及被耦合至節(jié)點(diǎn)116的漏極。PMOS晶體管T1具有被耦合至電源電壓Vdd的源極、被耦合至節(jié)點(diǎn)116的漏極、以及也被耦合至節(jié)點(diǎn)116的柵極。PMOS晶體管T2具有被耦合至電源電壓Vdd的源極、被耦合至節(jié)點(diǎn)111的漏極、以及被耦合至節(jié)點(diǎn)116的柵極。

在變換電路110的操作期間，開關(guān)S1(ф1)、S2(ф2)和S3(ф2)根據(jù)時(shí)鐘CLKIN被觸發(fā)。每個(gè)開關(guān)上的ф表示開關(guān)何時(shí)轉(zhuǎn)換。ф1表示時(shí)鐘的一個(gè)邏輯狀態(tài)，并且ф2表示時(shí)鐘的另一邏輯狀態(tài)。ф1和ф2是從輸入信號(hào)CLKIN導(dǎo)出的非重疊時(shí)鐘控制信號(hào)。在ф2期間，開關(guān)S2(ф2)和S3(ф2)在開關(guān)S1(ф1)斷開時(shí)閉合，并且電容器Cc向接地放電。同時(shí)，跨Cc2的電壓被迫使通過Vref接地。在ф1期間，開關(guān)S1(ф1)閉合，而開關(guān)S2(ф2)和S3(ф2)被斷開。因此，運(yùn)算放大器115 向晶體管T3的柵極提供了恒定電壓，其將拉動(dòng)通過晶體管T1的恒定電流并且進(jìn)入節(jié)點(diǎn)116中。恒定電流被鏡像至T2，并且流經(jīng)電容器Cc和Cc2。因此，恒定電流通過由晶體管T1和T2形成的電流鏡布置被提供至電容器Cc和Cc2，由此對(duì)電容器Cc和Cc2充電。

當(dāng)去往ф2的轉(zhuǎn)換發(fā)生時(shí)，開關(guān)S1(ф1)斷開，而開關(guān)S2(ф2)和S3(ф2)閉合。電容器Cc2隨后被放電至反饋電容器Cc3中，而同時(shí)Cc被放電至接地。如果跨Cc2的電壓大于Vref，則由運(yùn)算放大器115輸出的電壓輸出在Cc被放電至接地時(shí)將減小，從而使得恒定電流減小。如果跨Cc2的電壓小于Vref，則由運(yùn)算放大器115輸出的電壓輸出將增大，從而使得恒定電流增大。穩(wěn)態(tài)電流的這一增大或減小影響電容器Cc和Cc2如何快速地充電。最終，一旦變換電路110達(dá)到穩(wěn)態(tài)，則跨Cc2的電壓將等于Vref，并且恒定電流可以在數(shù)學(xué)上描述為：

I＝2V_REFCcF_CLKIN

這一穩(wěn)態(tài)電流與輸入信號(hào)的頻率和電容器Cc的電容二者成比例，并且在本文中被稱作時(shí)鐘電流或者輸入電流。

第一電路130包括第一PMOS晶體管P1，第一PMOS晶體管P1使其源極耦合至電源Vdd并且使其柵極耦合至節(jié)點(diǎn)116。第二PMOS晶體管P2使其源極耦合至第一PMOS晶體管P1的漏極、使其柵極耦合至節(jié)點(diǎn)127、并且使其漏極耦合至節(jié)點(diǎn)161。比較器132使其非反相端子耦合至節(jié)點(diǎn)161，并且使其反相端子耦合至參考電壓Vref。第一比較器C1被耦合在節(jié)點(diǎn)161和接地之間。

第一電流吸收電路160包括第一NMOS晶體管N1，第一NMOS晶體管N1使其漏極耦合至節(jié)點(diǎn)161、使其源極耦合至接地、并且使其柵極耦合至節(jié)點(diǎn)127。第二NMOS晶體管N2使其漏極耦合至節(jié)點(diǎn)161、使其源極耦合至接地GND、并且使其柵極耦合以接收信號(hào)輸出CLKOUT。

第二電路150包括第三PMOS晶體管P3，第三PMOS晶體管P3使其源極耦合至電源Vdd并且使其柵極耦合至節(jié)點(diǎn)116。第四PMOS晶體管P4使其源極耦合至第三PMOS晶體管P3漏極、使其柵極耦合 至節(jié)點(diǎn)153處的反相器135、并且使其漏極耦合至節(jié)點(diǎn)151。比較器152使其非反相端子耦合至節(jié)點(diǎn)151，并且使其反相端子耦合至參考電壓Vref。第二比較器C2被耦合在節(jié)點(diǎn)151和接地GND之間。第二電流吸收電路140包括第三NMOS晶體管N3，第三NMOS晶體管N3使其漏極耦合至節(jié)點(diǎn)151、使其源極耦合至接地GND、并且使其柵極耦合至節(jié)點(diǎn)153。

如將闡釋的那樣，輸入電流由第一電路130和第二電路150利用。然而，變換電路110在電流被如此利用之前應(yīng)當(dāng)處于穩(wěn)態(tài)。因此，啟動(dòng)電路120用于部分地延遲由第一電路130和第二電路150使用輸入電流。

啟動(dòng)電路包括AND門124，AND門124在其輸入處接收輸入信號(hào)CLKIN以及啟動(dòng)信號(hào)EN的延遲信號(hào)。反相器126經(jīng)由節(jié)點(diǎn)127被耦合至AND門124的輸出。當(dāng)輸入信號(hào)CLK為高并且啟動(dòng)信號(hào)被確立時(shí)，并且在由延遲塊122強(qiáng)加啟動(dòng)信號(hào)的延遲之后，AND門124輸出邏輯高，其隨后由反相器126反相。反相器126的輸出經(jīng)由節(jié)點(diǎn)153被傳送至另一反相器135。

在操作中，第一PMOS晶體管P1通過變換電路的晶體管T1將輸入電流鏡像。當(dāng)輸入信號(hào)為高時(shí)，啟動(dòng)電路120輸出邏輯低至節(jié)點(diǎn)127，其用于接通第二PMOS晶體管P2以及關(guān)斷第一NMOS晶體管N1。輸入電流因此通過第二PMOS晶體管P2從第一PMOS晶體管P1流入在節(jié)點(diǎn)161處的第一電容器C1中，并且對(duì)第一電容器C1充電。當(dāng)跨第一電容器C1的電壓大于參考電壓Vref時(shí)，比較器132在節(jié)點(diǎn)133處向觸發(fā)器132的時(shí)鐘輸入CP輸出邏輯高，其隨后從觸發(fā)器132的輸入D向觸發(fā)器132的輸出Q鎖定邏輯高值。這一輸出隨后通過反相器172和174被反相兩次，并且被輸出作為經(jīng)相移的時(shí)鐘輸出CLKOUT。

跨電容器C1的電壓超過參考電壓Vref所持續(xù)的時(shí)間是輸入電流的值和電容器C1的函數(shù)，并且因此取決于電容器C1的電容與電容器Cc的電容的比率。這一時(shí)間可以被計(jì)算為：

$T_{Delay}=\frac{C1*Vref}{I\left(P1\right)}=\frac{C1*Vref}{\frac{2*Vref*Cc}{T_{clkin}}}=\frac{1}{2}*\frac{C1}{Cc}*T_{clkin}$

因此，作為時(shí)間延遲的結(jié)果的相移X°的量通過選擇電容器C1和Cc的值容易地可調(diào)節(jié)。

當(dāng)輸入信號(hào)轉(zhuǎn)換為低時(shí)，在節(jié)點(diǎn)127處的邏輯高接通第一NMOS晶體管N1并且關(guān)斷P2。這用于將電容器C2放電至接地。由于比較器132隨后將在其非反相端子處看到接地并且在其反相端子處看到參考電壓Vref，其將輸出邏輯低至觸發(fā)器170的時(shí)鐘輸入CP。此外，當(dāng)信號(hào)輸出CLKOUT為高時(shí)，第二NMOS晶體管N2接通，進(jìn)一步幫助將第一電容器C1放電至接地。

此外，當(dāng)輸入信號(hào)變低時(shí)，啟動(dòng)電路120輸出邏輯高至節(jié)點(diǎn)127，其隨后通過反相器135反相，其用于接通第四PMOS晶體管P4并且關(guān)斷第三NMOS晶體管N3。這允許從晶體管T1鏡像至第三PMOS晶體管P3的輸入電流流經(jīng)第四PMOS晶體管P4。輸入電流因此流經(jīng)電容器C2、從而對(duì)C2充電。當(dāng)跨C2的電壓超過參考電壓Vref時(shí)，比較器152輸出邏輯高，其隨后通過反相器154反相，并且在節(jié)點(diǎn)156處被饋送至觸發(fā)器170的復(fù)位輸入CN。這復(fù)位了觸發(fā)器170，從而將輸出拉低，并且因此將信號(hào)輸出CLKOUT拉低。

跨電容器C2的電壓超過參考電壓Vref所持續(xù)的時(shí)間是輸入電流的值和電容器C2的函數(shù)，并且因此基于電容器C2的電容與電容器Cc的電容的比率。這一時(shí)間可以被計(jì)算為：

$T_{Delay}=\frac{C2*Vref}{I\left(P3\right)}=\frac{C2*Vref}{\frac{2*Vref*Cc}{T_{clkin}}}=\frac{1}{2}*\frac{C2}{Cc}*T_{clkin}$

因此，引起占空比中的調(diào)節(jié)的相移Y°的量通過選擇電容器C2和Cc的值容易地可調(diào)節(jié)。

由圖3描繪示出了在操作中的相移電路100的各種信號(hào)的時(shí)序圖。特別地，圖3示出了CLKIN，在節(jié)點(diǎn)127、161、133、153、151 和156處的電壓，以及CLKOUT。

雖然已經(jīng)相對(duì)于有限數(shù)目的實(shí)施例描述了本公開，但是本領(lǐng)域技術(shù)人員受益于本公開，將理解可以預(yù)期不背離如在本文中所公開的公開內(nèi)容的范圍的其它實(shí)施例。因此，本公開的范圍應(yīng)當(dāng)僅由所附權(quán)利要求限定。