本發(fā)明涉及電子技術(shù)領(lǐng)域，特別涉及一種晶體振蕩器電路。

背景技術(shù)：

晶體振蕩器(crystaloscillator)簡稱為晶振，是一種高精度和高穩(wěn)定度的振蕩器，在電子電路應(yīng)用中，可與其它元件配合產(chǎn)生特定振蕩頻率的標(biāo)準(zhǔn)脈沖信號作為時(shí)鐘信號或?yàn)樘囟ㄏ到y(tǒng)提供基準(zhǔn)信號。

對于晶體振蕩器電路來講，啟動時(shí)間過長是始終存在的問題之一。從量值的角度，低頻的晶體振蕩器電路在啟動時(shí)約需要耗費(fèi)幾百毫秒或者幾秒的啟動時(shí)間，這遠(yuǎn)遠(yuǎn)慢于高頻的晶體振蕩器電路。而在晶體振蕩器電路中，引起較長的啟動時(shí)間的因素之一可以是晶體振蕩器電路的環(huán)路增益過低。

圖1是一種現(xiàn)有的晶體振蕩器電路的電路圖。如圖1所示，現(xiàn)有的晶體振蕩器電路100是一種較低功耗的晶體振蕩器電路，可以包括：由晶體振蕩器xtal、第一負(fù)載電容c1、第二負(fù)載電容c2、反相器inv組成的晶振起振電路(圖未示)，其中，所述晶體振蕩器xtal的第一輸出端和第二輸出端分別連接所述晶振起振電路的第一輸出端和第二輸出端，所述第一負(fù)載電容c1的第一端連接所述晶振起振電路100的第一輸出端，所述第一負(fù)載電容c1的第二端接地，所述第二負(fù)載電容c2的第一端連接所述晶振起振電路的第二輸出端，所述第二負(fù)載電容c2的第二端接地，所述反相器inv的輸入端和輸出端分別連接所述晶振起振電路的第一輸出端和第二輸出端；晶體振蕩器電路100還可以包括第一電流源i1，用于輸出第一電流，以驅(qū)動所述晶振起振電路；晶體振蕩器電路100還可以包括級聯(lián)的至少一個(gè)緩沖器buf(圖中僅繪示出一個(gè)緩沖器buf)，用于將所述第一振蕩信號轉(zhuǎn)換為矩形波信號xc并輸出。

現(xiàn)有技術(shù)中的晶體振蕩器電路100面臨著啟動時(shí)間過長的問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的技術(shù)問題是如何降低晶體振蕩器電路的啟動時(shí)間。

為解決上述技術(shù)問題，本發(fā)明實(shí)施例提供一種晶體振蕩器電路，包括：晶振起振電路，具有第一輸出端和第二輸出端，所述晶振起振電路的第二輸出端輸出第一振蕩信號；波形轉(zhuǎn)換電路，用于將所述第一振蕩信號轉(zhuǎn)換為矩形波信號；第一電流源，用于輸出第一電流，以驅(qū)動所述晶振起振電路；還包括：第二電流源，用于輸出第二電流，與所述第一電流源并聯(lián)并共同驅(qū)動所述晶振起振電路；脈沖生成電路，用于產(chǎn)生控制脈沖信號，以控制所述第二電流源在上電后輸出所述第二電流，并在預(yù)設(shè)時(shí)間后停止輸出所述第二電流。

可選地，所述晶振起振電路包括：晶體振蕩器，所述晶體振蕩器的第一輸出端和第二輸出端分別連接所述晶振起振電路的第一輸出端和第二輸出端；第一負(fù)載電容，所述第一負(fù)載電容的第一端連接所述晶振起振電路的第一輸出端，所述第一負(fù)載電容的第二端接地；第二負(fù)載電容，所述第二負(fù)載電容的第一端連接所述晶振起振電路的第二輸出端，所述第二負(fù)載電容的第二端接地；反相器，所述反相器的輸入端和輸出端分別連接所述晶振起振電路的第一輸出端和第二輸出端。

可選地，所述脈沖生成電路包括：充電電路，具有充電節(jié)點(diǎn)，在上電時(shí)，電源向所述充電電路充電，所述充電節(jié)點(diǎn)輸出第一脈沖信號；邊沿調(diào)整電路，用于提高所述第一脈沖信號的邊沿陡峭程度，以得到第二脈沖信號；延遲電路，用于對所述第二脈沖信號進(jìn)行延遲，以輸出第三脈沖信號；邏輯電路，用于對所述第二脈沖信號和所述第三脈沖信號進(jìn)行邏輯運(yùn)算，以輸出所述控制脈沖信號。

可選地，所述充電電路包括：第一電阻和第一電容，所述第一電阻的第一端連接電源，所述第一電阻的第二端連接所述第一電容的第一端并連接所述充電節(jié)點(diǎn)，所述第一電容的第二端接地。

可選地，所述邊沿調(diào)整電路包括級聯(lián)的至少一個(gè)緩沖器。

可選地，所述延遲電路包括偶數(shù)個(gè)級聯(lián)的反相器。

可選地，所述邏輯電路為與門，所述與門的第一輸入端和第二輸入端分 別輸入有所述第二脈沖信號和第三脈沖信號，所述與門的輸出端輸出所述控制脈沖信號。

可選地，所述反相器包括：第一pmos晶體管和第一nmos晶體管，其中，所述第一pmos晶體管的柵極連接所述第一nmos晶體管的柵極并連接所述反相器的輸入端，所述第一pmos晶體管的漏極連接所述第一nmos晶體管的漏極并連接所述反相器的輸出端，所述第一nmos晶體管的源極接地，所述第一pmos晶體管的源極連接所述第一電流源和第二電流源的輸出端。

可選地，所述第二電流源包括第二pmos晶體管，所述第二pmos晶體管的源極連接電源，所述第二pmos晶體管的柵極輸入有所述控制脈沖信號，所述第二pmos晶體管的漏極作為所述第二電流源的輸出端。

可選地，所述波形轉(zhuǎn)換電路包括級聯(lián)的至少一個(gè)緩沖器。

與現(xiàn)有技術(shù)相比，本發(fā)明實(shí)施例的技術(shù)方案具有以下有益效果：

本發(fā)明實(shí)施例在現(xiàn)有技術(shù)的晶體振蕩器電路受到第一電流源驅(qū)動的基礎(chǔ)上增設(shè)了第二電流源，所述第二電流源用于輸出第二電流，與第一電流源并聯(lián)并共同驅(qū)動晶振起振電路，使得在不改變本實(shí)施例晶體振蕩器電路的環(huán)路增益的基礎(chǔ)上增加對所述晶振起振電路的驅(qū)動能力，使得本實(shí)施例晶體振蕩器電路的啟動時(shí)間得以降低；并且，本發(fā)明實(shí)施例晶體振蕩器電路還包括了脈沖生成電路，用于產(chǎn)生控制脈沖信號，以控制所述第二電流源在上電后輸出所述第二電流，并在預(yù)設(shè)時(shí)間后停止輸出所述第二電流，所述第二電流源僅在本實(shí)施例晶體振蕩器電路在開啟時(shí)的預(yù)設(shè)時(shí)間內(nèi)工作，可以在保證電路的低功耗特性的同時(shí)來降低電路的啟動時(shí)間。

附圖說明

圖1是現(xiàn)有的一種晶體振蕩器電路的電路圖；

圖2是本發(fā)明實(shí)施例晶體振蕩器的一種示意性結(jié)構(gòu)框圖；

圖3是本發(fā)明實(shí)施例晶體振蕩器的另一種示意性結(jié)構(gòu)框圖；

圖4是本發(fā)明實(shí)施例脈沖生成電路的示意性結(jié)構(gòu)框圖；

圖5是本發(fā)明實(shí)施例中電源vdd、第二脈沖信號d2、第三脈沖信號d3 以及控制脈沖信號pulse的波形圖；

圖6是現(xiàn)有的和本發(fā)明實(shí)施例的晶體振蕩器電路的啟動時(shí)間的對比波形圖。

具體實(shí)施方式

如背景技術(shù)部分所述，現(xiàn)有技術(shù)的晶體振蕩器電路具有啟動時(shí)間較長的問題。

本發(fā)明實(shí)施例公開一種晶體振蕩器電路，在保證其低功耗特性的情況下而降低晶體振蕩器電路的啟動時(shí)間。

為使本發(fā)明的上述目的、特征和有益效果能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施例做詳細(xì)的說明。

圖2是本發(fā)明實(shí)施例晶體振蕩器的一種示意性結(jié)構(gòu)框圖。

如圖2所示，本發(fā)明實(shí)施例晶體振蕩器電路200可以包括：

晶振起振電路10，具有第一輸出端和第二輸出端，所述晶振起振電路10的第二輸出端輸出第一振蕩信號，第一振蕩信號通常為正弦波信號但并不限于此；

波形轉(zhuǎn)換電路20，用于將所述第一振蕩信號轉(zhuǎn)換為矩形波信號；

第一電流源i1，用于輸出第一電流，以驅(qū)動所述晶振起振電路10；

第二電流源i2，用于輸出第二電流，與所述第一電流源i1并聯(lián)并共同驅(qū)動所述晶振起振電路10；

脈沖生成電路30，用于產(chǎn)生控制脈沖信號，以控制所述第二電流源i2在上電后輸出所述第二電流，并在預(yù)設(shè)時(shí)間后停止輸出所述第二電流。

在本發(fā)明實(shí)施例中，所述第一電流源i1和所述第二電流源i2共同驅(qū)動所述晶振起振電路10，使得在不改變本實(shí)施例晶體振蕩器電路200的環(huán)路增益的基礎(chǔ)上增加對所述晶振起振電路10的驅(qū)動能力，使得本實(shí)施例晶體振蕩器電路200的啟動時(shí)間得以降低。所述脈沖生成電路30相當(dāng)于一種預(yù)充電電路，當(dāng)電源vdd供電時(shí)，將產(chǎn)生一個(gè)脈沖信號，以控制所述第二電流源i2的打 開或者關(guān)閉。當(dāng)所述預(yù)充電電路工作時(shí)，第二電流源i2輸出的電流較大，使得本實(shí)施例的晶體振蕩器電路200能夠得到快速地建立。而當(dāng)晶體振蕩器電路200進(jìn)入正常工作狀態(tài)后，所述脈沖生成電路30被關(guān)閉，第二電流源i2輸出的電流被關(guān)斷，因此，電路中的電流消耗不會再繼續(xù)增加，保證了晶體振蕩器電路200的低功耗特性。

在具體實(shí)施中，所述波形轉(zhuǎn)換電路20可以包括級聯(lián)的至少一個(gè)緩沖器buf1，本實(shí)施例并不限制緩沖器的級數(shù)，圖5中僅示出一級的緩沖器buf1。

圖3是本發(fā)明實(shí)施例晶體振蕩器的另一種示意性結(jié)構(gòu)框圖。如圖3所示，所述晶振起振電路10可以包括：

晶體振蕩器xtal(簡稱晶振)，所述晶體振蕩器xtal的第一輸出端和第二輸出端分別連接所述晶振起振電路10的第一輸出端和第二輸出端；

第一負(fù)載電容c1，所述第一負(fù)載電容c1的第一端連接所述晶振起振電路10的第一輸出端，所述第一負(fù)載電容c1的第二端接地；

第二負(fù)載電容c2，所述第二負(fù)載電容c2的第一端連接所述晶振起振電路10的第二輸出端，所述第二負(fù)載電容c2的第二端接地；

反相器inv，所述反相器inv的輸入端和輸出端分別連接所述晶振起振電路10的第一輸出端和第二輸出端。

如本領(lǐng)域技術(shù)人員所熟知，本發(fā)明實(shí)施例中的晶振起振電路10可以是常規(guī)的并聯(lián)諧振的晶振起振電路10，由于晶振在電氣上可以等效成一個(gè)電容和一個(gè)電阻并聯(lián)再串聯(lián)一個(gè)電容的二端網(wǎng)絡(luò)，此二端網(wǎng)絡(luò)有兩個(gè)諧振點(diǎn)，按照所述諧振點(diǎn)頻率的高低區(qū)分，較低的頻率對應(yīng)為串聯(lián)諧振，較高的頻率對應(yīng)為并聯(lián)諧振。由于晶體自身的特性，這兩個(gè)頻率接近，在這個(gè)極窄的頻率范圍內(nèi)，晶振等效為一個(gè)電感，所以只要晶振的兩端并聯(lián)上合適的負(fù)載電容就會組成并聯(lián)諧振電路。需要說明的是，本發(fā)明實(shí)施例中的晶振起振電路10還適用于晶振的串聯(lián)諧振電路，本發(fā)明實(shí)施例不進(jìn)行特殊限制。

圖4是本發(fā)明實(shí)施例脈沖生成電路30的示意性結(jié)構(gòu)框圖。

圖5是圖4中脈沖生成電路30中電源vdd、第二脈沖信號d2、第三脈 沖信號d3以及控制脈沖信號pulse的波形圖。

結(jié)合圖4和圖5所示，在具體實(shí)施中，所述脈沖生成電路30可以包括：

充電電路301，具有充電節(jié)點(diǎn)a，在上電時(shí)，電源vdd向所述充電電路301充電，所述充電節(jié)點(diǎn)a輸出第一脈沖信號d1；

邊沿調(diào)整電路302，用于提高所述第一脈沖信號d1的邊沿陡峭程度，以得到第二脈沖信號d2；

延遲電路303，用于對所述第二脈沖信號d2進(jìn)行延遲，延遲時(shí)間為t，以輸出第三脈沖信號d3；

邏輯電路304，用于對所述第二脈沖信號d2和所述第三脈沖信號d3進(jìn)行邏輯運(yùn)算，以輸出所述控制脈沖信號pulse。

當(dāng)電源vdd上電時(shí)，所述充電電路301被充電，所述充電節(jié)點(diǎn)a輸出的第一脈沖信號d1由低電平變化為高電平，經(jīng)過所述邊沿調(diào)整電路302后，第二脈沖信號d2的邊沿陡峭程度增加，在邏輯電路304的作用下，所述脈沖信號pulse的有效電平為低電平，并且在預(yù)設(shè)時(shí)間內(nèi)的低電平作用下，所述第二電流源i2輸出所述第二電流，當(dāng)所述脈沖信號pulse變化為高電平時(shí)，所述第二電流源i2停止輸出所述第二電流。

在具體實(shí)施中，所述充電電路301可以包括：第一電阻r1和第一電容c1，所述第一電阻r1的第一端連接電源vdd，所述第一電阻r1的第二端連接所述第一電容c1的第一端并連接所述充電節(jié)點(diǎn)a，所述第一電容c1的第二端接地。

在具體實(shí)施中，所述邊沿調(diào)整電路302可以包括級聯(lián)的至少一個(gè)緩沖器buf2。

在本實(shí)施例中，為了保證脈沖發(fā)生電路30的電平邏輯，所述延遲電路303可以包括偶數(shù)個(gè)級聯(lián)的反相器，但是本實(shí)施例的延遲電路303亦可采用例如奇數(shù)個(gè)級聯(lián)的反相器，并對應(yīng)地在電路邏輯設(shè)計(jì)中進(jìn)行調(diào)整，還可以采用其他類型的延遲電路303，不進(jìn)行特殊限制。

所述邏輯電路304可以為與門，所述與門的第一輸入端和第二輸入端分 別輸入有所述第二脈沖信號d2和第三脈沖信號d3，所述與門的輸出端輸出所述控制脈沖信號pulse。需要說明的是，如本領(lǐng)域技術(shù)人員所熟知，所述邏輯電路304可以采用任何數(shù)字邏輯電路304的組合來實(shí)現(xiàn)，因此，本實(shí)施例不進(jìn)行特殊限制于闡述。

在具體實(shí)施中，所述反相器inv可以包括：第一pmos晶體管和第一nmos晶體管，其中，所述第一pmos晶體管的柵極連接所述第一nmos晶體管的柵極并連接所述反相器inv的輸入端，所述第一pmos晶體管的漏極連接所述第一nmos晶體管的漏極并連接所述反相器inv的輸出端，所述第一nmos晶體管的源極接地，所述第一pmos晶體管的源極連接所述第一電流源i1和第二電流源i2的輸出端。

在具體實(shí)施中，所述第二電流源i2可以包括第二pmos晶體管(圖未示)，所述第二pmos晶體管的源極連接電源vdd，所述第二pmos晶體管的柵極輸入有所述控制脈沖信號pulse，所述第二pmos晶體管的漏極作為所述第二電流源i2的輸出端。

圖6是現(xiàn)有的和本發(fā)明實(shí)施例的晶體振蕩器電路的啟動時(shí)間的對比波形圖。

如圖6所示，現(xiàn)有的晶體振蕩器電路的啟動時(shí)間為78.3毫秒，而對比地，本發(fā)明實(shí)施例的晶體振蕩器電路的啟動時(shí)間為42.2毫秒，有效地降低了晶體振蕩器電路的啟動時(shí)間。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。