本公開涉及分段數(shù)模轉(zhuǎn)換器(DAC)。在第一變型例中，分段DAC具有作為主要子DAC的電阻器。在第二變型例中，電流源陣列或等價(jià)物起到主要子DAC的作用。

背景技術(shù)：

一般已知的是，當(dāng)數(shù)模轉(zhuǎn)換器DAC的分辨率提高時(shí)，即其在數(shù)字輸入字中接受的數(shù)字位數(shù)增加時(shí)，實(shí)現(xiàn)DAC的諸如集成電路的電路上的空間也增加。每個(gè)額外的位會(huì)有效地使DAC的尺寸加倍。

現(xiàn)有技術(shù)中減小DAC尺寸的努力已經(jīng)涉及到“分段”。在數(shù)模轉(zhuǎn)換器(DAC)的背景下的分段意指將DAC的數(shù)字輸入字劃分成多個(gè)子字。子字充當(dāng)DAC的能夠視為子DAC的多個(gè)段的輸入，子DAC的輸出組合而產(chǎn)生DAC的總模擬輸出。該技術(shù)允許組件計(jì)數(shù)以及因此允許對(duì)于給定分辨率DAC組件所占用的面積減小，并且寬泛用于其分辨率超過10位的DAC。然而，將分段應(yīng)用于DAC產(chǎn)生了副作用，該副作用會(huì)不利地影響所得到的分段DAC的性能。尤其是：

1)當(dāng)原始DAC本質(zhì)上單調(diào)時(shí)(傳遞函數(shù)的斜坡對(duì)于任何輸入都不存在符號(hào)變化)，這是可取的特征，應(yīng)用分段會(huì)涉及到失去固有的單調(diào)性；

2)所得到的分段DAC的動(dòng)力學(xué)特性比與原始DAC相關(guān)聯(lián)的那些動(dòng)力學(xué)特性顯著差，尤其在過渡假信號(hào)方面?？扇〉氖牵瑥囊粋€(gè)DAC碼到另一DAC碼的過渡不會(huì)引入過于嚴(yán)重的假信號(hào)(在量值和持續(xù)時(shí)間這兩個(gè)方面)，因?yàn)檫@會(huì)不利地影響后續(xù)的電路系統(tǒng)。避免碼過渡期間的假信號(hào)的期望已經(jīng)大體限制了將分段DAC設(shè)成兩級(jí)分段的嘗試。實(shí)際上，超越兩級(jí)的分段通常被覺察到加劇過渡假信號(hào)，尤其是對(duì)于段之間的過渡。這已經(jīng)成為以多于兩級(jí)分段工作的障礙。

DAC中的單調(diào)行為(即，數(shù)字輸入字的增加總是導(dǎo)致模擬輸出的增加，或者更嚴(yán)格地講，傳遞函數(shù)適當(dāng)?shù)赝耆辉黾踊蛲耆粶p小，因此，對(duì)于增加數(shù)字碼序列，輸出值不應(yīng)具有與輸出值在其中增加的區(qū)域干涉的輸出值在其中減小的區(qū)域)是重要的工作特征。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本公開的第一方面，提供一種分段數(shù)模轉(zhuǎn)換器，包括第一段、第二段和第三段。第一段包括串聯(lián)地布置的多個(gè)阻抗。第二段包括與分流器或電流轉(zhuǎn)向電路相關(guān)聯(lián)的多個(gè)電流源或者一個(gè)電流源，并且第三段包括分流器和電流轉(zhuǎn)向電路?？刂破鲃e布置成接收輸入數(shù)字字以及分別將第一控制字、第二控制字和第三控制字提供給第一段、第二段和第三段，使得第一段、第二段和第三段配合而提供輸入數(shù)字字的模擬表示。

分段數(shù)模轉(zhuǎn)換器可以包括多于三個(gè)段。

提供控制器使能實(shí)現(xiàn)更高級(jí)的分段，并且實(shí)現(xiàn)減小的組件計(jì)數(shù)，控制器接收輸入字，并且由該輸入字來產(chǎn)生至少第一字、第二字和第三字。對(duì)于使用集成電路技術(shù)的公開的實(shí)現(xiàn)方式，這變換成半導(dǎo)體裸片面積的減小，并且因此制造成本的降低。然而，控制器還允許第一字、第二字和第三字被選擇從而維持單調(diào)性。

在構(gòu)成本公開的實(shí)施例的第一系列的分段數(shù)模轉(zhuǎn)換器中，電阻器串構(gòu)成了作為轉(zhuǎn)換輸入字的最高有效位的子DAC的主要子DAC。多個(gè)電流源與電流轉(zhuǎn)向組件相關(guān)聯(lián)，這可視為形成了電流源陣列，或者電流源DAC，用來轉(zhuǎn)換中部或中間值或權(quán)重的位。分流器與電流轉(zhuǎn)向組件相關(guān)聯(lián)，這可視為形成電流轉(zhuǎn)向DAC，用來轉(zhuǎn)換輸入字的最低有效位。電流源DAC可實(shí)現(xiàn)為與分流器相關(guān)聯(lián)的電流源。

在構(gòu)成本公開的第二系列的數(shù)模轉(zhuǎn)換器中，電流源DAC構(gòu)成主要子DAC。電流轉(zhuǎn)向DAC用于轉(zhuǎn)換輸入字上的中間位，并且電阻器串DAC用于轉(zhuǎn)換輸入字的最低有效位。

能夠觀察到共同的主旨，即電流轉(zhuǎn)向DAC在優(yōu)先或重度順序上跟隨電流源DAC。這是因?yàn)?，分流器DAC接收來自電流源DAC的電流并且將其分流。

附圖說明

參考附圖，將僅通過非限制實(shí)施例的方式來描述根據(jù)本公開教導(dǎo)的數(shù)模轉(zhuǎn)換器的實(shí)施方案，在附圖中：

圖1是根據(jù)本公開教導(dǎo)的數(shù)模轉(zhuǎn)換器的實(shí)施方案的框圖；

圖2是根據(jù)本公開教導(dǎo)的數(shù)模轉(zhuǎn)換器的第一段的實(shí)施方案的電路圖；

圖3是根據(jù)本公開教導(dǎo)的數(shù)模轉(zhuǎn)換器的第二段的實(shí)施方案的電路圖；

圖4是根據(jù)本公開教導(dǎo)的數(shù)模轉(zhuǎn)換器的第三段的實(shí)施方案的電路圖，并且圖4a示出了圖4所示的布置的擴(kuò)展；

圖5a和5b更詳細(xì)示出了圖4的分流器的實(shí)施方案；

圖6是根據(jù)本公開的DAC的電路圖；

圖7示出了具有有源級(jí)聯(lián)電路的圖6的布置，其中級(jí)聯(lián)晶體管置于運(yùn)算放大器的反饋環(huán)內(nèi)；

圖8示出了并行產(chǎn)生DAC段的電流的進(jìn)一步的變型例；

圖9更詳細(xì)示出了圖8的實(shí)施方案；

圖10示出了包括注入虛假電流以迫使最小電流通過級(jí)聯(lián)晶體管的電路的布置；

圖11示出了具有輸出緩沖器的實(shí)施方案；

圖12示出了具有2+K(K等于或大于2)級(jí)分段的DAC的實(shí)施方案；

圖13示出了用于本公開的分段DAC的偏置電路，偏置電路顯示與圖7的DAC相結(jié)合；

圖14示出了偏置電路的另一實(shí)施方案；

圖15示出了DAC的實(shí)施方案，其中第二段例如作為電流源子DAC轉(zhuǎn)換數(shù)字輸入字的最高有效位；

圖16示出了圖15的布置的變型例；

圖17示出了基于圖16的且包括有源級(jí)聯(lián)電路的布置；

圖18示出了添加有輸出緩沖器的圖17的布置；以及

圖19示出了具有2+K(K大于或等于2)級(jí)分段的基于圖18的電路，其中大于三級(jí)的分段通過圖3的電流轉(zhuǎn)向DAC(第三段)的一次或多次重復(fù)來實(shí)現(xiàn)。

具體實(shí)施方式

分段數(shù)模轉(zhuǎn)換器的運(yùn)行概述

在考慮本公開的具體實(shí)施例之前，值得考慮數(shù)模轉(zhuǎn)換器的運(yùn)行。

理想的線性電壓DAC接受N位分辨率的數(shù)字輸入字d_IN和模擬電壓基準(zhǔn)V_REF，并且生成如式1所描述的模擬輸出電壓V_DAC：

$V_{DAC}=d_{IN}\·\frac{V_{REF}}{2^N}=d_{IN}\·V_{LSB}---\left(1\right)$

其中V_LSB＝V_REF/2^N是最低有效位電壓，并且應(yīng)用數(shù)字字的十進(jìn)制等值。

在本公開中，DAC接受具有位0至N-1的N位數(shù)字輸入字，即d_IN[N-1：0]。N位輸入字分成3個(gè)以上的子字。為方便，現(xiàn)在將詳細(xì)論述劃分成三個(gè)子字。3個(gè)子字在此處表示為d_M,d_P和d^L，其中每個(gè)分別具有M,P和L位的長(zhǎng)度，其中N＝M+P+L。d_IN的每個(gè)細(xì)分表示了一級(jí)分段；因此，對(duì)于三級(jí)分段：

第一級(jí)(與M位子字d_M＝d_IN[N-1∶P+L]相關(guān)聯(lián))表示d_IN的最高有效位，正規(guī)化成V_LSB的其在傳遞函數(shù)(1)中的權(quán)重是2^N-M＝2^P+L。

第二級(jí)(與P位的子字d_P＝d_IN[P+L-1∶L]相關(guān)聯(lián))表示d_IN的部分有效位，并且正規(guī)化成V_LSB的其在傳遞函數(shù)(1)中的權(quán)重是2^N-M-P＝2^L。

第三級(jí)(與L位的子字d_L＝d_IN[L-1∶0]相關(guān)聯(lián))表示d_IN的最低有效位，并且正規(guī)化成V_LSB的其在傳遞函數(shù)(1)中的權(quán)重是2^N-M-P-L＝1。

結(jié)果，d_IN能夠表達(dá)為(其中應(yīng)用數(shù)字字的十進(jìn)制等值)：

d_IN＝2^P+L·d_M+2^L·d_P+d_L (2)

組合等式1和2，根據(jù)本公開的基本形式的分段DAC的理想傳遞函數(shù)V_DAC(d_IN)可表示為：

V_DAC＝d_IN·V_LSB＝(2^P+L·d_M+2^L·d_P+d_L)·V_LSB (3)

在分段體系結(jié)構(gòu)中，每段負(fù)責(zé)輸入字的轉(zhuǎn)換部分，但是每段的輸出需要以適當(dāng)?shù)姆绞浇M合而將適當(dāng)?shù)臋?quán)重賦予得自段的每個(gè)輸出。

根據(jù)本公開的分段DAC的泛化構(gòu)造

圖1示出了根據(jù)本公開的一個(gè)實(shí)施例的DAC。一般表示為10的DAC在輸入總線14上接收輸入字。輸入字被提供給譯碼/映射函數(shù)20，譯碼/映射函數(shù)20能夠用硬件、軟件或其組合來實(shí)現(xiàn)。為了本公開的目的，將假設(shè)映射函數(shù)由映射電路20來提供。映射電路20連接到分段DAC 10的第一段、第二段和第三段。每段是一個(gè)子DAC，在圖1中表示為DAC1、DAC2和DAC3。映射電路20與子DAC之間的連接可以通過適當(dāng)?shù)姆绞?，諸如相應(yīng)的數(shù)據(jù)總線。然而，在其它變型例中，子DAC可以連接到共享的總線，并且提供給每個(gè)子DAC的數(shù)據(jù)可以包含標(biāo)識(shí)出下一數(shù)據(jù)字所針對(duì)的子DAC的地址，或者子DAC可以僅負(fù)責(zé)總線的部分。

每個(gè)子DAC通過此處表示為連接矩陣30的固定或可再編程連接網(wǎng)絡(luò)彼此連接。連接矩陣30將模擬信號(hào)提供給每個(gè)子DAC并且從每個(gè)子DAC接收模擬信號(hào)。連接矩陣30可以例如接收起到界定DAC 10的輸出范圍的作用的第一和第二參考電壓Vref1和Vref2。這些電壓可用于取得其它模擬值，諸如中間電壓或中間電流。此外，來自一個(gè)子DAC的輸出可充當(dāng)另一子DAC的輸入。一般地，第一子DAC DAC1可以通過一個(gè)或多個(gè)導(dǎo)體從連接矩陣30接收至少一個(gè)模擬信號(hào)，其中僅示出了一個(gè)32。一個(gè)或多個(gè)模擬值可以通過一個(gè)或多個(gè)導(dǎo)體從第一子DAC DAC1提供給連接矩陣30，其中為簡(jiǎn)化僅示出了一個(gè)34。類似地，連接36和38(其可以表示多個(gè)輸入和輸出連接)提供模擬值給第二子DAC DAC2且從第二子DAC DAC2接收模擬值，并且連接40和42(其可以表示多個(gè)輸入和/或輸出連接)提供模擬值到第三子DAC3且從第三子DAC3接收模擬值。連接矩陣能夠用來允許用戶或制造商設(shè)定子DAC的優(yōu)先或重要度的次序。然而，如果DAC 10不期望是用戶可再配置的，則連接矩陣可以在制造時(shí)硬接線，在該情況下連接矩陣由將諸如集成電路的電路中的子DAC互連的導(dǎo)電軌道來提供。在輸出節(jié)點(diǎn)45處提供輸出值。

在使用時(shí)，譯碼與映射電路20檢查進(jìn)入的字且確定何種數(shù)字碼應(yīng)當(dāng)提供給子DAC DAC1,DAC2和DAC3。

用于實(shí)現(xiàn)子DAC的技術(shù)可以變化?，F(xiàn)在將對(duì)這些技術(shù)進(jìn)行論述，但是不應(yīng)根據(jù)論述這些項(xiàng)的次序來推導(dǎo)優(yōu)先順序。圖2示出了第一段50，第一段50包括串聯(lián)形成的多個(gè)電阻，這些電阻可以視為電阻器串53。電阻圖示為電阻器52.1至52.S1，但是實(shí)際上多個(gè)不同的電阻器可以配合而形成每一個(gè)電阻?？刹捎眠@種布置來便于DAC的調(diào)整。為方便，假設(shè)每個(gè)電阻具體替選為單個(gè)電阻器。電阻器52.1至52.S1中的每一個(gè)具有第一端和第二端。第一電阻器52.1的第一端形成電阻器串53的第0個(gè)節(jié)點(diǎn)56.0。第0個(gè)開關(guān)54.0連接到第0個(gè)節(jié)點(diǎn)。第一電阻器52.1的第二端連接到第一開關(guān)54.1的開關(guān)觸頭(諸如當(dāng)在圖2中從左向右數(shù)時(shí)第二個(gè)開關(guān)觸頭)，并且在第一節(jié)點(diǎn)56.1處連接到第二電阻器52.2的第一端。類似地，第二電阻器52.2的第二端連接到第二開關(guān)54.1以及在第二節(jié)點(diǎn)56.2處連接到第三電阻器52.3。該連接順序沿著電阻器串繼續(xù)，第N個(gè)電阻器連接到第N個(gè)開關(guān)，第N+1個(gè)電阻器在第N個(gè)節(jié)點(diǎn)處連接，直到到達(dá)該串中的最后的電阻器，其中第S1個(gè)電阻器52.S1的第二端連接到第S1個(gè)開關(guān)54.S1的第二觸頭以及第S1個(gè)節(jié)點(diǎn)以及到輸出節(jié)點(diǎn)“out”。第0個(gè)節(jié)點(diǎn)56.0連接到參考電壓V_GND。連接可以包括寄生電阻Rp，該寄生電阻Rp理想第將具有0歐姆的值。

開關(guān)54.0至54.S1中的每一個(gè)具有相應(yīng)的輸入端子I54.0至I54.S1，其能夠以下面描述的方式連接到其它電路元件。對(duì)于電阻器串中可能包含的電阻器的數(shù)量沒有限制，但是為方便，S1一般是2的冪，諸如2^M。開關(guān)可以方便第由晶體管來實(shí)現(xiàn)，諸如場(chǎng)效應(yīng)晶體管。對(duì)于2^M個(gè)電阻器，為1+2^M個(gè)節(jié)點(diǎn)56.0至56.2^M。

第二段(其還可以稱為子DAC)的實(shí)施方案顯示在圖3中。第二段一般指示為圖3中的60且包括形成電流源陣列的表示為62.1至62.S2的S2個(gè)電流源。每個(gè)電流源均具有相應(yīng)的多路開關(guān)64.1至64.S2或者與其相關(guān)聯(lián)的開關(guān)，使得來自每個(gè)電流源的電流能夠送到至少兩個(gè)相應(yīng)的電流節(jié)點(diǎn)中的一個(gè)。因此，電流源62.1能夠?qū)⑵潆娏魉偷焦?jié)點(diǎn)66.1A或66.1B中的一個(gè)，取決于與開關(guān)64.1相關(guān)聯(lián)的控制位的狀態(tài)，如圖所示，開關(guān)64.1能夠由兩個(gè)并行的開關(guān)(諸如場(chǎng)效應(yīng)晶體管，F(xiàn)ET)來實(shí)現(xiàn)且被驅(qū)動(dòng)使得，除了碼過渡階段之外，一次僅一個(gè)開關(guān)正在導(dǎo)通。類似地，電流源62.2能夠?qū)⑵潆娏魉偷焦?jié)點(diǎn)66.2A或66.2B，取決于第二開關(guān)64.2的控制位的狀態(tài)，等等。如稍后看到的，在一些實(shí)施方案中，各電流能夠被轉(zhuǎn)向到三個(gè)輸出節(jié)點(diǎn)如66.1C，66.2C等直到66.S2C中的一個(gè)。該要求提供三位置開關(guān)。開關(guān)可以利用晶體管來實(shí)現(xiàn)，諸如FET，并且三位置開關(guān)需要兩個(gè)二進(jìn)制位來定義其開關(guān)狀態(tài)。

對(duì)于第二段中的電流源的數(shù)量S2沒有具體限制，但是為方便S2＝2^P。

圖4是第三段或子DAC的實(shí)施方案的電路圖。第三段通常表示為70且包括分流器72，該分流器在輸入74處接收電流I并且將電流分割成值為I/L的S3個(gè)等同流，其中一般地L＝S3。

各分流的電流從分流器72的輸出76.1至76.S3輸出，且提供給開關(guān)78.1至78.S3，類似于關(guān)于第二子DAC所描述的開關(guān)，開關(guān)78.1至78.S3能夠?qū)碜躁P(guān)聯(lián)的電流輸出的電流引導(dǎo)至至少相應(yīng)的第一和第二輸出節(jié)點(diǎn)中的一個(gè)。因此，響應(yīng)于與第一開關(guān)78.1相關(guān)聯(lián)的控制位，來自第一輸出76.1的電流由開關(guān)78.1引導(dǎo)至輸出節(jié)點(diǎn)80.1A或節(jié)點(diǎn)80.1B。類似地，來自第二輸出76.2的電流能夠由開關(guān)78.2引導(dǎo)至節(jié)點(diǎn)80.2A或80.2B，等等。全部的“A”節(jié)點(diǎn)連接到共享(共同)節(jié)點(diǎn)82A。類似地，全部的“B”節(jié)點(diǎn)連接到共享節(jié)點(diǎn)82B。

雖然圖4的電路為簡(jiǎn)化示出為僅允許2路電流轉(zhuǎn)向，即到節(jié)點(diǎn)A或節(jié)點(diǎn)B，每個(gè)開關(guān)能夠修改以允許多路電流轉(zhuǎn)向，例如，到節(jié)點(diǎn)A，B或C，如圖4a所示。

在圖5a所示的分流器72的優(yōu)選實(shí)施方案中，匹配的場(chǎng)效應(yīng)晶體管布置成以如下方式分割或劃分它們之間的輸入電流：來自分流器的輸出電流的總和等于輸入電流。該布置顯示在圖5a中，其中多個(gè)晶體管，在該實(shí)施例中是P型MOSFET 73.1至73.S3，具有與輸入節(jié)點(diǎn)74連接的源極，并且它們的柵極共同連接以從參考電壓發(fā)生器75接收偏壓V_DIV。晶體管的漏極形成相應(yīng)的輸出節(jié)點(diǎn)，因此晶體管73.1的漏極充當(dāng)輸出76.1，晶體管73.2的漏極充當(dāng)輸出76.2，等等。晶體管起到傳遞名義上相同的電流的作用，并且因此輸入電流I在晶體管之間均等地劃分。

本領(lǐng)域技術(shù)人員將意識(shí)到，其它變型例是可能的，但是它們可以平衡諸如電流匹配電壓凈空的特征。該替選方案顯示在圖5b中，其中使用電流鏡像，而不是直接劃分供給分流器的電流。

具有作為主要子DAC的電阻器串的一系列DAC的描述

已經(jīng)描述了一些構(gòu)建模塊，形式是對(duì)于第一段、第二段和第三段(子DAC)分別有三個(gè)不同的結(jié)構(gòu)，現(xiàn)在將描述將這些段互連的方式。

圖6示出了DAC體系結(jié)構(gòu)100的第一實(shí)施方案的框圖，其中能夠識(shí)別出如之前所描述的三級(jí)分段。

第一子DAC DAC1形成為如關(guān)于圖2所描述的標(biāo)定值為R的2^M個(gè)匹配電阻器的電阻器串。該第一子DAC構(gòu)成了最高有效子DAC。第一子DAC具有其底端子，節(jié)點(diǎn)56.0，通過可包含寄生電阻Rp的通路耦合到第一參考電壓，此處第一參考電壓是地電位V_GND。電阻器串53的最上方節(jié)點(diǎn)，節(jié)點(diǎn)56.S1連接以輸送DAC 100的輸出作為電壓V_DAC，該電壓作為d_IN的函數(shù)(理想第符合等式1)。結(jié)果，提供還可以表示為V_M＜0＞至V_M＜2^M＞＝V_DAC的2^M+1個(gè)不同的抽頭56.0至56.S1作為電阻器串的部分。

此處，與第0個(gè)、第二個(gè)、第四個(gè)等抽頭56.0，V_M<0>，56.2,V_M<2>，56.4,V_M<4>相關(guān)聯(lián)的偶數(shù)號(hào)的開關(guān)54.0,54.2,54.4連接到第一共享節(jié)點(diǎn)110。第一、第三、第五等抽頭的偶數(shù)號(hào)的開關(guān)54.1,54.3,54.5(V_M<1>,V_M<3>，等)連接到第二共享節(jié)點(diǎn)112。

在使用時(shí)，該實(shí)施例中的第二DAC,DAC2具有S2(S2＝2^P)個(gè)匹配電流源，每個(gè)匹配電流源各自能選擇性第連接到三個(gè)輸出中的一個(gè)輸出。圖3中的標(biāo)示為“A”的全部的第一輸出，例如66.1A,66.2A,66.3A等連接到第二段DAC2的第一輸出節(jié)點(diǎn)120。類似地，標(biāo)示為“B”的全部輸出，例如66.1B,66.2b等連接到第二輸出節(jié)點(diǎn)，在該實(shí)施例中，該第二輸出節(jié)點(diǎn)也是第二共享節(jié)點(diǎn)112。標(biāo)示為“C”的全部輸出連接到第三輸出節(jié)點(diǎn)，在該實(shí)施例中該第三輸出節(jié)點(diǎn)是第一共享節(jié)點(diǎn)110。

第二DAC,DAC2產(chǎn)生總電流IS2，該總電流通常是2^PI。通過開關(guān)的狀態(tài)控制的模擬電流I_P1被注入節(jié)點(diǎn)112。類似地，由開關(guān)控制的模擬電流I_P2注入節(jié)點(diǎn)110。由d_P以及可能d_L控制的3路開關(guān)排進(jìn)一步允許電流選擇性地轉(zhuǎn)向到節(jié)點(diǎn)120，該節(jié)點(diǎn)充當(dāng)實(shí)現(xiàn)為例如如之前關(guān)于圖4所描述的分流器的第三子DAC的輸入節(jié)點(diǎn)74。第二子DAC可以實(shí)現(xiàn)為單個(gè)電流源和分流DAC，如圖4所示。

基于分流器的子DAC,DAC3(其構(gòu)成了最低有效子DAC)具有連接到第一共享節(jié)點(diǎn)110的其第一輸出節(jié)點(diǎn)82A，而第二輸出82B連接到第二共享節(jié)點(diǎn)112。第三段(即，第三子DAC)DAC3提供了2^L個(gè)匹配的電流，每個(gè)表示其輸入電流的2^L路分流，并且其產(chǎn)生了要從第二段，即第二子DAC,DAC2添加到電流中的兩個(gè)輸出電流I_L1和I_L2，并且由第一段DAC1轉(zhuǎn)換成電壓輸出。

在正常運(yùn)行時(shí)，電流源62-1至62-S2中僅一個(gè)轉(zhuǎn)向到分流器的輸入120。結(jié)果，ΔI_L的標(biāo)定值是：

${\mathrm{\&Delta;I}}_L=\frac{I}{2^L}---\left(4\right)$

其余電流源I轉(zhuǎn)向到I_P1或者I_P2；因此：

I_P1+I_P2＝(2^P-1)·I (5)

由分流器輸出的分流ΔI_L轉(zhuǎn)向到I_L1或I_L2；因此：

I_L1+I_L2＝2^L·ΔI_L＝I (6)

在正常運(yùn)行中，電阻器串53的僅兩個(gè)連續(xù)的抽頭電壓V_M＜i＞和V_M＜i+1＞同時(shí)接通。因此，I_P1和I_L1被注入對(duì)應(yīng)的奇數(shù)抽頭，并且類似地，I_P2和I_L2被注入對(duì)應(yīng)的偶數(shù)抽頭?；赿_M來選擇接通的抽頭。假設(shè)接通的下抽頭的索引由d_M的十進(jìn)制等值表示，則如果d_M是奇數(shù)則V_DAC能夠由等式7表達(dá)，而當(dāng)d_M是偶數(shù)時(shí)由等式8來表示：

V_DAC＝d_M·R·(I_P1+I_P2+I_L1+I_L2)+R·(I_P2+I_L2)，

d_M＝2·k+1，k∈{0，..，2^M-1-1} (7)

V_DAC＝d_M·R·(I_P1+I_P2+I_L1+I_L2)+R·(I_P1+I_L1)，

d_M＝2·k，k∈{0，..，2^M-1} (8)

在正常運(yùn)行中，如果d_M是奇數(shù)則由d_P控制的電流I_P1由(9)給出，而如果d_M是偶數(shù)則由(10)給出(其中應(yīng)用數(shù)字字的十進(jìn)制等值)：

I_P1＝(2^P-1-d_P)·I，d_M＝2·k+1，k∈{0，..，2^M-1-1} (9)

I_P1＝d_P·I，d_M＝2·k，k∈{0，..，2^M-1} (10)

在正常運(yùn)行中，如果d_M是奇數(shù)則由d_P控制的電流I_P2由等式11給出，而當(dāng)d_M是偶數(shù)時(shí)則由等式12給出：

I_P2＝d_P·I，d_M＝2·k+1，k∈{0，..，2^M-1-1} (11)

I_P2＝(2^P-1-d_P)·I，d_M＝2·k，k∈{0，..，2^M-1} (12)

轉(zhuǎn)而考慮第三段，如果d_M是奇數(shù)則由d_L控制的電流I_L1由等式13給出，而當(dāng)d_M是偶數(shù)時(shí)則由等式14給出：

$I_{L1}=(2^L-d_L)\&CenterDot;\frac{I}{2^L},d_M=2\&CenterDot;k+1,k\&Element;\{0,\mathrm{...},2^{M-1}-1\}---\left(13\right)$

$I_{L1}=d_L\&CenterDot;\frac{T}{2^L},d_M=2\&CenterDot;k,k\&Element;\left\{{\mathrm{0....2}}^{M-1}\right\}---\left(14\right)$

類似地，如果d_M是奇數(shù)則由d_L控制的電流I_L2由等式15給出，而當(dāng)d_M是偶數(shù)時(shí)則由等式16給出：

$I_{L2}=d_L\&CenterDot;\frac{I}{2^L},d_M=2\&CenterDot;k+1,k\&Element;\{0,\mathrm{..},2^{M-1}-1\}---\left(15\right)$

$I_{L2}=(2^L-d_L)\&CenterDot;\frac{I}{2^L},d_M=2\&CenterDot;k,k\&Element;\{0,\mathrm{..},2^{M-1}\}---\left(16\right)$

當(dāng)d_M是奇數(shù)時(shí)，將等式9、11、13和15帶入且組合到等式7中，或者類似地，當(dāng)d_M是偶數(shù)時(shí)，將等式10、12、14和16帶入且組合到等式8中，獲得了V_DAC的相同的表達(dá)(其中應(yīng)用數(shù)字字的十進(jìn)制等值)：

$V_{DAC}=d_M\&CenterDot;2^P\&CenterDot;R\&CenterDot;I+d_P\&CenterDot;R\&CenterDot;I+d_L\&CenterDot;R\&CenterDot;\frac{I}{2^L}=(2^{P+L}\&CenterDot;d_M+2^L\&CenterDot;d_P+d_L)\&CenterDot;R\&CenterDot;\frac{I}{2^L}---\left(17\right)$

將等式17與等式3給出的期望的傳遞函數(shù)比較，V_LSB能夠確定為：

$V_{LSB}=R\&CenterDot;\frac{I}{2^L}---\left(18\right)$

將等式18應(yīng)用于等式17，獲得理想的傳遞函數(shù)(參見等式3)。結(jié)果，圖6所示的DAC核心體系結(jié)構(gòu)執(zhí)行具有3級(jí)分段的期望DAC轉(zhuǎn)換。

能夠通過恰當(dāng)?shù)馗淖兛刂谱幼謉_M(0≤d_M≤2^M-1),d_P(0≤d_P≤2^P-1)和d_L(0≤d_L≤2^L-1)來獲得0與(2^N-1)·V_LSB之間的V_LSB的全部的倍數(shù)。在先前描述的電流即由d_P控制的I_P1和I_P2以及由d_L控制的I_L1和I_L2的通過d_M所建立的電阻器串53的部分中，先DAC核心100的輸出電壓V_DAC由組合歐姆效應(yīng)產(chǎn)生。

設(shè)在控制器20內(nèi)的譯碼電路(圖6中沒有顯示，但是在圖1中顯示)接受數(shù)字輸入字d_IN并且產(chǎn)生驅(qū)動(dòng)開關(guān)的控制信號(hào)。優(yōu)選地，譯碼電路和控制器20的操作使得，一旦d_L最大(d_L＝2^L-1)，則所劃分的電流源直接轉(zhuǎn)向到作為I_P1或I_P2的部分的串(使d_P增1/減1，預(yù)定義序列中的后繼電流源連接到分流器72的輸入120，并且分流器的全部輸出轉(zhuǎn)向到現(xiàn)在劃分的電流先前所在的抽頭。一旦d_P最大/最小(d_p＝2^P-1/d_P＝0)，則d_M增/減1：下方/上方連接的抽頭打開且后繼/先前抽頭閉合。

如之前所述的，本公開的目的之一是將主要子DAC(在該情況下是電阻器串)的固有單調(diào)性擴(kuò)展至所得到的分段DAC。根據(jù)先前所述的操作順序，單調(diào)的傳遞函數(shù)V_DAC被生成，而不考慮電流源I的失配、電流細(xì)分ΔI_L的失配和/或串的電阻器R的失配(假設(shè)這些失配充分獨(dú)立于信號(hào)電平或者等同地獨(dú)立于d_IN)。固有的單調(diào)性由以下觀察提供：

d_L的任何增加意味著將ΔI_L＞0的倍數(shù)轉(zhuǎn)向到電阻器串中的定位向上的端子；因此，由于電阻器串結(jié)構(gòu)(假設(shè)R≥0)以及分流器的測(cè)溫邏輯，新的V_DAC不能小于先前的V_DAC。類似地，d_L的任何減小意味著將ΔI_L＞0的倍數(shù)轉(zhuǎn)向到電阻器串中的定位向下的端子。因此，由于電阻器串結(jié)構(gòu)(假設(shè)R≥0)以及分流器的測(cè)溫邏輯，所以新的V_DAC不能大于先前的V_DAC。

d_P的任何增加意味著將I＞0的倍數(shù)轉(zhuǎn)向到電阻器串中的定位向上的端子；因此，由于電阻器串結(jié)構(gòu)(假設(shè)R≥0)以及電流源陣列的測(cè)溫邏輯，新的V_DAC不能小于先前的V_DAC。d_P的任何減小意味著將I＞0的倍數(shù)轉(zhuǎn)向到電阻器串中的定位向上的端子；因此，由于電阻器串結(jié)構(gòu)(假設(shè)R≥0)以及電流源陣列的測(cè)溫邏輯，所以新的V_DAC不能大于先前的V_DAC。

d_M的任何增加意味著將正電流轉(zhuǎn)向到電阻器串中的定位向上的端子；因此，由于電阻器串結(jié)構(gòu)(假設(shè)R≥0)，新的V_DAC不能小于先前的V_DAC。d_M的任何減小意味著將正電流轉(zhuǎn)向到電阻器串中的定位向上的端子；因此，由于電阻器串結(jié)構(gòu)(假設(shè)R≥0)，所以新的V_DAC不能大于先前的V_DAC。

由分流器72細(xì)分的任何電流源隨著d_IN的增加而最終直接注入電阻器串53的對(duì)應(yīng)端子。因此，由于選定的控制DAC段的方法，在第二分段級(jí)和第三分段級(jí)之間的漸增的過渡中的新V_DAC不能小于先前的V_DAC。類似地，由分流器細(xì)分的任何電流源隨著d_IN的減小而最終直接注入電阻器串的對(duì)應(yīng)端子。結(jié)果，由于選定的邏輯，在第二分段級(jí)和第三分段級(jí)之間的漸減的過渡中的新V_DAC不能大于先前的V_DAC。

因此，所描述的DAC核心體系結(jié)構(gòu)是單調(diào)的，而無論組件的失配如何，如果所述失配獨(dú)立于d_IN。實(shí)際上，這涉及到以如下方式產(chǎn)生電流源I和電流細(xì)分ΔI_L：電流源和電流細(xì)分對(duì)電阻器串中的信號(hào)電平充分不敏感，信號(hào)電平通常隨d_IN顯著地變化。結(jié)果，產(chǎn)生I和ΔI_L的單元的輸出阻抗應(yīng)當(dāng)足夠高而對(duì)它們的可能可變的輸出電壓不敏感。

由于它們?cè)趥鬟f函數(shù)中的相對(duì)權(quán)重，電流源62的匹配比電流細(xì)分ΔI_L的匹配更重要2^L倍。假設(shè)電流源62呈現(xiàn)輸出阻抗r_I，則(如果r_I>>2^M+P·R)V_DAC處的感應(yīng)積分非線性能夠估計(jì)為(其中應(yīng)用數(shù)字字的十進(jìn)制等值)：

${\mathrm{INL}}_{r_I}(d_M,d_P)=\frac{I\&CenterDot;{\&lsqb;(d_M+1)\&CenterDot;R\&rsqb;}^2\&CenterDot;d_P\&CenterDot;(2^P-d_P)}{r_I}---\left(19\right)$

根據(jù)等式19，對(duì)于d_M＝2^M-1且d_P＝2^P-1，發(fā)生了由有限r(nóng)_I感應(yīng)的最大其特殊化(19)由下式給出：

${\mathrm{INL}}_{r_I}^{MAX}={\mathrm{INL}}_{r_I}(d_M=2^M-1,d_P=2^{P-1})=\frac{2^{2\&CenterDot;M+2\&CenterDot;P-2}\&CenterDot;I\&CenterDot;R^2}{r_I}---\left(20\right)$

本公開的另一目的是防止分段技術(shù)相對(duì)于主要子DAC的固有動(dòng)力學(xué)特性劣化所得到的分段DAC的動(dòng)力學(xué)特性。

在圖6所示的DAC核心體系結(jié)構(gòu)中，電阻器串實(shí)現(xiàn)了主要子DAC；因此，與額外級(jí)分段相關(guān)聯(lián)的開關(guān)(在該情況下，電流源62的開關(guān)輸出電流I和電流細(xì)分ΔI_L)不應(yīng)干擾電阻器串的節(jié)點(diǎn)。這能夠通過布置產(chǎn)生I和ΔI_L的器件總是通過例如使用用于對(duì)應(yīng)開關(guān)的重疊控制信號(hào)運(yùn)載它們標(biāo)定的信號(hào)電平來實(shí)現(xiàn)。

流經(jīng)軌道的寄生阻抗Rp(參見圖6)到地電位V_GND的電流I_GND獨(dú)立于d_IN。因此，其不會(huì)產(chǎn)生作為期望特征的線性度誤差。然而，會(huì)產(chǎn)生小的偏差。此外，從供給軌(在圖6中由V_DD表示)取得的電流I_DD也獨(dú)立于d_IN，這是期望的特征。尤其是：

I_DD＝I_GND＝2^P·I≠f(d_IN) (21)

譯碼邏輯的實(shí)施例

為了支持之前所描述的操作，設(shè)在控制器20中的譯碼電路產(chǎn)生用于構(gòu)成子DAC的各段中開關(guān)54，64和78的控制信號(hào)。DAC核心的DAC1，DAC2和DAC3構(gòu)成數(shù)字輸入字d_IN。

也將表示為SM＜2^M：0＞且與電阻器串的抽頭相關(guān)聯(lián)的開關(guān)54是由最高有效子字d_M＝d_IN[N-1：P+L]來控制的。對(duì)于任何給定的d_IN，僅兩個(gè)連續(xù)的開關(guān)SM(SM＜d_M＞和SM＜d_M+1＞)接通(其它2^M-1個(gè)開關(guān)54關(guān)斷)。d_M的值能夠由d_IN計(jì)算為(其中應(yīng)用數(shù)字字的十進(jìn)制等值并且函數(shù)int(x)表示x的整數(shù)部分)：

$d_M=int\left(\frac{d_{IN}}{2^{P+L}}\right)---\left(22\right)$

與最高有效子DAC相關(guān)聯(lián)的邏輯概述在下表中(其中對(duì)于每個(gè)d_M指示開關(guān)SM的狀態(tài))：

表1.最高有效子DAC真值表

與第二段DAC2內(nèi)的電流源中的相應(yīng)一個(gè)電流源相關(guān)聯(lián)的開關(guān)64，也標(biāo)示為SP＜2^P-1∶0＞，是由部分有效子字d_P＝d_IN[P+L-1∶L]來控制的。這些開關(guān)總是將每個(gè)電流源I轉(zhuǎn)向到以下節(jié)點(diǎn)中的(僅)一個(gè)，第二共享開關(guān)節(jié)點(diǎn)112(因此，形成I_P1的部分)，第一共享開關(guān)節(jié)點(diǎn)110(因此，形成I_P2的部分)，或者進(jìn)一步細(xì)分第三段DAC3的分流器72的輸入端子120。對(duì)于任何給定的d_IN，一個(gè)電流源被轉(zhuǎn)向到分流器，而轉(zhuǎn)向到節(jié)點(diǎn)112的電流源的數(shù)量j₁和轉(zhuǎn)向到節(jié)點(diǎn)110的電流源的數(shù)量j₂取決于由(22)計(jì)算出的d_M的奇偶性；在任何情況下，根據(jù)(5)，j₁+j₂＝2^P-1。如果d_M是偶數(shù)，則j₁和j₂由下式給出(其中應(yīng)用數(shù)字字的十進(jìn)制等值)：

j₁＝d_P；j₂＝2^P-1-d_P (23)

如果d_M是奇數(shù)，則j₁和j₂由下式給出(其中應(yīng)用數(shù)字字的十進(jìn)制等值)：

j₁＝2^P-1-d_P；j₂＝d_P (24)

對(duì)于任何給定的d_IN，d_P能夠計(jì)算為(其中應(yīng)用數(shù)字字的十進(jìn)制等值并且根據(jù)(22)來計(jì)算d_M)：

$d_P=\mathrm{int}\left(\frac{d_{IN}-2^{P+L}\&CenterDot;d_M}{2^L}\right)---\left(25\right)$

選擇不同電流源62轉(zhuǎn)向到作為d_IN的函數(shù)的每個(gè)節(jié)點(diǎn)的具體順序存在一定程度的靈活性。該事實(shí)能夠用于有效地實(shí)施一些校準(zhǔn)技術(shù)。如之前所描述的，為了確保單調(diào)性，通過分流器細(xì)分的電流是待轉(zhuǎn)向到電阻器串的下一電流。

對(duì)于偶數(shù)d_M，在表2中概括了與部分有效子DAC關(guān)聯(lián)的邏輯，對(duì)于奇數(shù)d_M，在表3中概括了與部分有效子DAC關(guān)聯(lián)的邏輯。隨著d_IN變化以及因此d_M的奇偶性變化，用于部分有效子DAC的應(yīng)用邏輯也變化(2^M的每個(gè)倍數(shù))以反映I_P1與I_P2之間的角色變化。在表2和表3中，為簡(jiǎn)化假設(shè)電流源的開關(guān)的分類順序(但是實(shí)際上由于固有靈活性而不必要)，并且3路開關(guān)的使能路徑由對(duì)應(yīng)的電流源轉(zhuǎn)向到的節(jié)點(diǎn)指示。

優(yōu)選的邏輯跟隨周期性的模式。這涉及到，當(dāng)由于對(duì)應(yīng)于SM開關(guān)上的更新的1·LSB過渡(或者，一般地，＜2^L·LSB的過渡)而使得d_M的奇偶性變化時(shí)，SP開關(guān)的控制邏輯對(duì)于所述過渡保持不變，從而可能改善與主要子DAC相關(guān)聯(lián)的過渡的動(dòng)力學(xué)特性(這是要求最高的)。

表2.對(duì)于偶數(shù)d_M(3級(jí)分段)的部分有效子DAC真值表

表3.對(duì)于奇數(shù)d_M(3級(jí)分段)的部分有效子DAC真值表

與第三段的分流器相關(guān)聯(lián)的開關(guān)SL＜2^L-1∶0＞是由最低有效子字d_L＝d_IN[L-1∶0]來控制的。這些開關(guān)總是將每個(gè)電流劃分ΔI_L轉(zhuǎn)向到以下節(jié)點(diǎn)中的(僅)一個(gè)節(jié)點(diǎn)：第一共享開關(guān)節(jié)點(diǎn)110(因此，形成I_L2的部分)或者第二共享開關(guān)節(jié)點(diǎn)112(因此，形成I_L1的部分)。對(duì)于任何給定的d_IN，轉(zhuǎn)向到節(jié)點(diǎn)112的電流劃分的數(shù)量k₁以及轉(zhuǎn)向到節(jié)點(diǎn)11的電流劃分的數(shù)量k₂取決于根據(jù)(22)計(jì)算的d_M的奇偶性；在任意情況下，根據(jù)(6)，k₁+k₂＝2^L。

如果d_M是偶數(shù)，由k₁和k₂以下給出：

k₁＝d_L；k₂＝2^L-d_L (26)

如果d_M是奇數(shù)，由k₁和k₂以下給出：

k₁＝2^L-d_L；k₂＝d_L (27)

對(duì)于任何給定的d_IN，d_L能夠計(jì)算為(其中應(yīng)用數(shù)字字的十進(jìn)制等值，根據(jù)(22)來計(jì)算d_M，并且根據(jù)(25)來計(jì)算d_P)：

d_L＝d_IN-2^P+L·d_M-2^L·d_P (28)

與最低有效子DAC相關(guān)聯(lián)的邏輯列出在表4中(對(duì)于偶數(shù)d_M)以及

表5中(對(duì)于奇數(shù)d_M)。

表4.對(duì)于偶數(shù)d_M(3級(jí)分段)的最低有效子DAC真值表

表5.對(duì)于奇數(shù)d_M(3級(jí)分段)的最低有效子DAC真值表

隨著d_IN變化，以及因此d_M的奇偶性變化，對(duì)于最低有效子DAC的應(yīng)用邏輯也變化(2^M的每個(gè)倍數(shù))以反映I_L1與I_L2之間的角色交換，遵從先前描述的操作。在表4和表5中，為簡(jiǎn)化假設(shè)用于電流劃分的開關(guān)的分類順序(這實(shí)際上由于固有靈活性而是不必要的)，并且2路開關(guān)的使能路徑由對(duì)應(yīng)的電流劃分轉(zhuǎn)向到的節(jié)點(diǎn)來指示。

電路增強(qiáng)

基于所描述的邏輯的數(shù)字單元的多種電路實(shí)現(xiàn)是可能的，具有用于優(yōu)化的對(duì)應(yīng)空間。另一方面，開關(guān)的重疊控制能夠用于通過最小化由開關(guān)(此處未描述)引起的可能的假信號(hào)來改善動(dòng)力學(xué)特性。

在優(yōu)選的實(shí)施例中，電流源62和電流細(xì)分ΔI_L是由方便地偏置和匹配的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)器件來實(shí)現(xiàn)，如圖7中所表示的。應(yīng)當(dāng)注意，術(shù)語(yǔ)MOSFET仍用來描述其中柵極的金屬層由導(dǎo)電非金屬層替代的拓?fù)浣Y(jié)構(gòu)。

要提高這些基本單元的輸出阻抗，可采用級(jí)聯(lián)技術(shù)，這涉及到將級(jí)聯(lián)晶體管插入對(duì)應(yīng)的MOS晶體管的漏極路徑中以強(qiáng)制漏極電壓到方便偏置值。因?yàn)殡娏髟春头至髌骶鶎㈦娏髯⑷腚娮杵鞔?，但是兩?jí)級(jí)聯(lián)是期望的，如圖7所示。

除了提供與電阻器串53中的可變信號(hào)電平的隔離之外，級(jí)聯(lián)的一個(gè)重要作用是強(qiáng)制在實(shí)現(xiàn)電流源和分流器的MOS晶體管的漏極處的類似足夠的電壓，而無論對(duì)應(yīng)的電流轉(zhuǎn)向到的路徑如何。這緩解了由于信道長(zhǎng)度調(diào)制誘發(fā)的失配，否則失配可能會(huì)產(chǎn)生非期望的電流變化，取決于開關(guān)的狀態(tài)，因?yàn)槁O電壓通常將是不同的。盡管如此，因?yàn)殡娏髟春头至髌鬟B接到電阻器串的兩個(gè)連續(xù)的抽頭，所以該潛在的效應(yīng)受到限制；結(jié)果，電壓擦局限于最大值2^P+L·V_LSB。

根據(jù)(20)，能夠估計(jì)對(duì)于V_DAC處的給定容差I(lǐng)NL的電流源的輸出阻抗的要求量值。假設(shè)1·V_LSB的目標(biāo)以及應(yīng)用條件到(20)，則對(duì)于電流源單元的最小要求輸出阻抗建立為：

$r_I\&gt;r_I^{MIN}=2^{2\&CenterDot;M+2\&CenterDot;P+L-2}\&CenterDot;R---\left(29\right)$

為了獲得期望的輸出阻抗，一個(gè)選擇是通過方便地偏置且插入在待隔離的MOS與對(duì)應(yīng)的開關(guān)之間的專用級(jí)聯(lián)設(shè)備來將每個(gè)相關(guān)MOS級(jí)聯(lián)。這是可能的，因?yàn)闃?biāo)定電流總是流經(jīng)全部的單元，并且因此，串聯(lián)連接的級(jí)聯(lián)MOS能夠?qū)τ谌魏蝑_IN保持為飽和，從而提供恰當(dāng)?shù)募?jí)聯(lián)。遵從該方法實(shí)現(xiàn)級(jí)聯(lián)的額外設(shè)備的數(shù)量將是2^P+2^L。

為節(jié)約組件，當(dāng)通過將開關(guān)狀態(tài)驅(qū)動(dòng)到級(jí)聯(lián)的偏置電壓而不是驅(qū)動(dòng)到數(shù)字信號(hào)來接通這些晶體管時(shí)，形成開關(guān)64和78的晶體管能夠重新用作級(jí)聯(lián)。因?yàn)?，?duì)于所有的多路開關(guān)，對(duì)于任何給定的d_IN，使能一個(gè)分支，總之執(zhí)行恰當(dāng)?shù)募?jí)聯(lián)。

另一節(jié)約組件的選擇是在開關(guān)后級(jí)聯(lián)，一旦它們的輸出聯(lián)合而形成I_P1,I_P2,I_L1和I_L2。該方法顯示在圖7中，其中MOS器件118.1,118.2,120.1,120.2被包含以級(jí)聯(lián)與分流器級(jí)處的I_L1和I_L2以及在電流源陣列級(jí)處的I_P1和I_P2相關(guān)聯(lián)的分支(分流器的輸入電流的顯式級(jí)聯(lián)不是必要的，因?yàn)閷?shí)現(xiàn)分流器的MOS器件間接地完成這一功能，尤其假設(shè)跨這些MOS晶體管的標(biāo)定電流名義上是恒定的正常運(yùn)行)。因此，級(jí)聯(lián)MOS器件的數(shù)量減為四個(gè)，但是它們的尺寸需要增加以適應(yīng)增加的電流電平(但是不一定與器件數(shù)量減少比例相同，從而提供可能的面積節(jié)約)。

在電流變化的分支中(I_P1,I_P2,I_L1和I_L2)，調(diào)節(jié)后的級(jí)聯(lián)可用來防止級(jí)聯(lián)電壓隨著這些輸入的相關(guān)電流而變化(這將使得電流源I和電流細(xì)分ΔI_P兩者的匹配劣化)。在驅(qū)動(dòng)級(jí)聯(lián)MOSFET 118.1,118.2,120.1,120.2的柵極的負(fù)反饋構(gòu)造中，通過運(yùn)算放大器(OA)來實(shí)現(xiàn)調(diào)節(jié)后的級(jí)聯(lián)(其它實(shí)現(xiàn)是可能的)。

調(diào)節(jié)后的級(jí)聯(lián)中使用的運(yùn)算放大器(圖7中的OA_P1,OA_P2,OA_L1,OA_L2)能夠在面積和功率方面非常高效地實(shí)現(xiàn)，因?yàn)樗鼈兊撵o態(tài)性能和動(dòng)態(tài)性能相對(duì)要求不高。特別地，V_DAC對(duì)于與這些放大器相關(guān)聯(lián)的輸入涉及誤差(包括偏差、非線性、漂移，噪聲…)明顯不敏感，因?yàn)榭赡艿恼`差將通過級(jí)聯(lián)晶體管的信道長(zhǎng)度調(diào)制而傳輸?shù)絍_DAC，其影響是可忽略的，只要它們保持飽和。這顯著地簡(jiǎn)化了這些運(yùn)算放大器的設(shè)計(jì)。由于放大器的負(fù)反饋和增益，對(duì)于可變電流所必要的調(diào)節(jié)后級(jí)聯(lián)的使用也在存在任何其它干擾的情況增強(qiáng)了級(jí)聯(lián)，并且因此，獲得的精度將通常比關(guān)聯(lián)簡(jiǎn)單的級(jí)聯(lián)更佳。尤其是，這使能對(duì)于在(29)中建立的電流源實(shí)現(xiàn)所要求的最小輸出阻抗。

有效地，相對(duì)于非調(diào)節(jié)級(jí)聯(lián)的值，電流源的等價(jià)輸出阻抗增加了(近似)等于運(yùn)算放大器的開環(huán)增益的因數(shù)。

用于級(jí)聯(lián)分流器的偏置電壓V_CAS(參見圖7)被選擇以提供用于分流器運(yùn)行的期望值(顯然，V_CAS＞V_DAC，足夠的裕度是確保恰當(dāng)?shù)姆至鞯谋匾獥l件)。與分流器的級(jí)聯(lián)相關(guān)聯(lián)的一個(gè)運(yùn)算放大器能夠感測(cè)其它放大器的反相輸入而不是V_CAS，從而跟蹤前者運(yùn)算放大器的誤差，從而通過運(yùn)算放大器改善在受保護(hù)單元的漏極處強(qiáng)制的電壓的相似度(僅與一個(gè)OA相關(guān)聯(lián)的誤差被應(yīng)用，而不是兩者的誤差的差值，通常這會(huì)由于隨機(jī)偏差而更差)，并且結(jié)果，增強(qiáng)了電流細(xì)分ΔI_L的匹配(在圖7中，例如，OA_L1感測(cè)OA_L2的反相輸入V_L2，而不是V_CAS)。

用于偏置分流器72中的分流器MOSFET 73的電壓V_DIV設(shè)計(jì)成為電流源的運(yùn)行提供V_I的期望值(在該情況下，V_DIV＞V_CAS，具有足夠的裕度，以保持分流器MOS晶體管充分飽和，但是不會(huì)過多壓縮電流源I可用的凈空)。

在V_I處的合成電壓是由與電流源陣列的調(diào)節(jié)后級(jí)聯(lián)相關(guān)聯(lián)的運(yùn)算放大器(OA_P1,OA_P2)來感測(cè)的并且用于將它們相應(yīng)的級(jí)聯(lián)節(jié)點(diǎn)強(qiáng)制到V_I，改善電流源匹配。而且，與電流源陣列的級(jí)聯(lián)相關(guān)聯(lián)的運(yùn)算放大器之一能夠感測(cè)其它OA的反相輸入，而不是V_I，類似于分流器(如圖7中)；然而，在該情況下，益處不明顯，因?yàn)閂_I也應(yīng)用于電流源之一的端子。

偏置電路(圖7中未示出)由DAC的模擬參考電壓V_REF來產(chǎn)生電壓V_CAS,V_DIV和V_BIAS。偏置電壓V_BIAS用于產(chǎn)生匹配的電流源I；根據(jù)(1)和(18)，用于定義V_LSB的條件能夠建立(其有關(guān)于根據(jù)給定V_REF設(shè)計(jì)I·R的尺寸)：

$V_{LSB}=\frac{V_{REF}}{2^N}=\frac{I\&CenterDot;R}{2^L}\&RightArrow;I\&CenterDot;R=\frac{V_{REF}}{2^{N-L}}=\frac{V_{REF}}{2^{M+P}}---\left(30\right)$

實(shí)際上，根據(jù)通過在參考電阻器R_R的端子中強(qiáng)制V_REF而獲得的電流來產(chǎn)生V_BIAS。因此，來自電流源62的電流I跟蹤R_R的熱漂移，并且如果R_R由與電阻器串53的電阻器R相同的材料實(shí)現(xiàn)，則V_DAC的熱漂移基本上被抵消，因?yàn)楸戎礡/R_R基本上被保持。與由V_REF生成I相關(guān)聯(lián)的任何偏差或增益誤差將變換成V_DAC的增益誤差，而對(duì)應(yīng)的漂移將產(chǎn)生V_DAC的增益漂移。

圖7中呈現(xiàn)的實(shí)施方案需要最少量的電壓凈空來支持電流源I、分流器和對(duì)應(yīng)的級(jí)聯(lián)的運(yùn)行。測(cè)量從V_DD到V_DAC的凈空V_H，其通過下面的成分形成：

1)電流源PMOS的源極-漏極電壓ΔV_I。

2)分流器PMOS的源極-漏極電壓ΔV_DIV。

3)與電流源開關(guān)(ΔV_SW-P)、分流器開關(guān)(ΔV_SW-L)和電阻器串開關(guān)(ΔV_SW-M)相關(guān)聯(lián)的電壓降。

4)與分流器相關(guān)聯(lián)的調(diào)節(jié)后級(jí)聯(lián)PMOS的源極-漏極電壓降ΔV_CAS(級(jí)聯(lián)的其余部分并行于所列的成分，因而不貢獻(xiàn)于凈空)。

對(duì)于本公開的該實(shí)施方案，總的V_H是：

V_H＝ΔV_I+ΔV_SW-P+ΔV_DIV+ΔV_SW-L+ΔV_CAS+ΔV_SW-M (31)

為了在可能不喪失精度的情況下節(jié)約凈空，級(jí)聯(lián)與開關(guān)的合并可以利用調(diào)節(jié)方法來完成。在該情況下，與最后的分流器的級(jí)聯(lián)和開關(guān)相關(guān)聯(lián)的凈空項(xiàng)ΔV_SW-L+ΔV_CAS能夠減至ΔV_CAS，這是相對(duì)微小的益處(其它凈空節(jié)約將是不可能的，因?yàn)槠渌Y(jié)構(gòu)的級(jí)聯(lián)并行于限流通路)。一般地，每個(gè)開關(guān)需要專用的放大器，這不具有吸引力。實(shí)際上，由于相同的電流名義上正流經(jīng)全部的開關(guān)，所以調(diào)節(jié)放大器必須僅補(bǔ)償單元的輸出處的電壓變化；因此，每個(gè)可能的路徑(在該情況下為2)的放大器足夠用(尤其是，由于分流器的縮放精度要求)。

其它減少所占用的凈空的方法是以如電流I_P1,I_P2,I_L1和I_L2并聯(lián)于而不是串聯(lián)于電阻器串產(chǎn)生的方式修改核心體系結(jié)構(gòu)。構(gòu)思的多種實(shí)現(xiàn)是可能的；在任何情況下，鏡像信號(hào)電流以便注入電阻器串最終是必要的，具有額外功率和穩(wěn)定時(shí)間的對(duì)應(yīng)的代價(jià)(可以至少部分地通過減小供給范圍來補(bǔ)償功率增加，這是該體系結(jié)構(gòu)修改的動(dòng)機(jī))。

在圖8中示出了該方法的通用實(shí)施方案。如果電流鏡像的運(yùn)行所需的凈空ΔV_MR小于與電流源、分流器和串聯(lián)的對(duì)應(yīng)的級(jí)聯(lián)和開關(guān)相關(guān)聯(lián)的凈空，則DAC核心中的減小的凈空占用是可能的。實(shí)際上，至少能夠相對(duì)容易地節(jié)約對(duì)應(yīng)于分流器的凈空(ΔV_DIV+ΔV_SW-L)。

提供至少兩個(gè)不同的電流鏡像130，132來將獨(dú)立的電流注入節(jié)點(diǎn)110和112。因此，鏡像的失配(G₁≠G₂)將是非線性源，并且實(shí)際上，單調(diào)性不再能確保(鏡像的最大可容忍增益誤差將應(yīng)用于獲得單調(diào)的傳遞函數(shù))。因此，一般地，遵從該方法涉及到針對(duì)精度來平衡凈空。實(shí)際上，如果使用高度線性的電流鏡像，則本公開的低凈空解決方案能夠以合理的精度來獲得。在圖9中，示出了本公開的低凈空形式的實(shí)際的實(shí)施方案。調(diào)節(jié)后級(jí)聯(lián)電流鏡像用于鏡像I_I1＝I_P1+I_L1和I_I2＝I_P2+I_L2，從而分別將I_O1和I_O2注入電阻器串。該鏡像技術(shù)以合理的代價(jià)提供了高精度；實(shí)際中，本領(lǐng)域已知的其它技術(shù)可以成功地應(yīng)用。在電流鏡像的輸出阻抗升壓中使用的運(yùn)算放大器(OA₁,OA₂)具有相對(duì)低要求的靜態(tài)和動(dòng)態(tài)要求；因此，適當(dāng)?shù)墓β屎兔娣e實(shí)現(xiàn)是可能的。特別地，OA₁和OA₂的偏差總是應(yīng)用于傳遞函數(shù)，但是具有取決于d_M的權(quán)重；因此，其連同P+L位級(jí)處的非線性成分一起變換成傳遞函數(shù)中的增益誤差。圖9實(shí)施方案所得到的凈空V_H減至以下貢獻(xiàn)：電流鏡像的輸出分支中的鏡像電阻器134的電壓降ΔV_R，同一分支中的調(diào)節(jié)后級(jí)聯(lián)PMOS的源極-漏極電壓降ΔV_CAS，以及與電阻器串開關(guān)相關(guān)聯(lián)的電壓降(ΔV_SW-M)。因此，在低凈空實(shí)施方案的情況下，總要求凈空是：

$\stackrel{\&OverBar;}{V_H}={\mathrm{AV}}_R+{\mathrm{\&Delta;V}}_{CAS}+{\mathrm{\&Delta;V}}_{SW-M}---\left(32\right)$

通過(32)建立的凈空要求比與本公開的前述實(shí)施方案相關(guān)聯(lián)的凈空要求更具有吸引力(參見(31))。

在下面的低凈空實(shí)施方案中，電流源陣列和分流器中的電流源62的極性已經(jīng)關(guān)于先前的實(shí)施方案(圖7)反向。這些模塊也能夠級(jí)聯(lián)以提高精度，但是在該情況下，對(duì)凈空沒有如此嚴(yán)格的限制。結(jié)果，可以考慮多級(jí)簡(jiǎn)單級(jí)聯(lián)。

另一降低第一實(shí)施方案的凈空要求的方法是將I_L1和I_L2源送到一對(duì)電流鏡像以將它們從上軌傳送以便注入電阻器串。在該情況下，I_L1和I_L2的鏡像和傳送的誤差將是非線性源。此外，可能的凈空節(jié)約小于與先前呈現(xiàn)的低凈空實(shí)施方案相關(guān)聯(lián)的可能的凈空節(jié)約。

根據(jù)用于驅(qū)動(dòng)段以及如之前所描述的優(yōu)選邏輯，電流I_P1,I_P2,I_L1和I_L2能夠呈現(xiàn)零量值，取決于d_IN。特別地，如果d_M是偶數(shù)，則對(duì)于d_L＝0,I_L1＝0，而如果d_M是奇數(shù)，對(duì)于I_L2＝0(參見表4和表5)。關(guān)于I_P1和I_P2，如果d_M是偶數(shù)，則對(duì)于d_L＝0，I_P1＝0，而如果d_M是奇數(shù)，對(duì)于d_L＝2^P-1，I_P1＝0；類似地，如果d_M是奇數(shù)，則對(duì)于d_L＝0，I_P2＝0，而如果d_M是偶數(shù)，則對(duì)于d_L＝2^P-1，I_P2＝0(參見表2和表3)。I_P1,I_P2,I_L1和I_L2的最小信號(hào)電平便于將關(guān)聯(lián)的級(jí)聯(lián)保持在其調(diào)節(jié)區(qū)域中，從而提高精度和動(dòng)力學(xué)特性。

能夠修改譯碼和驅(qū)動(dòng)邏輯以產(chǎn)生期望的傳遞函數(shù)，同時(shí)對(duì)于I_P1,I_P2,I_L1和I_L2電流具有總是為正的值。然而，不再確保器件的單調(diào)性。為解決該問題，一些虛假電流I_P-D和I_L-D會(huì)引入以在需要時(shí)強(qiáng)制通過調(diào)節(jié)的級(jí)聯(lián)的最小電流。此外，當(dāng)不需要時(shí)，可以將這些虛假電流轉(zhuǎn)向到電阻器串的底部(因此，保持功耗獨(dú)立于d_IN并且防止由于轉(zhuǎn)向I_P-D和I_L-D誘發(fā)的、作為d_IN的函數(shù)的任何可能的線性誤差)。在圖10中示出了所得到的實(shí)施方案，這允許使用優(yōu)選的邏輯，同時(shí)總是提供最小的電流電平用于級(jí)聯(lián)的調(diào)節(jié)。

由電流源140.1所產(chǎn)生的僅一個(gè)虛假電流I_P-D對(duì)于與I_P1和I_P2相關(guān)聯(lián)的調(diào)節(jié)級(jí)聯(lián)是必要的，因?yàn)檫@兩個(gè)電流不能同時(shí)為零(根據(jù)呈現(xiàn)的邏輯)。類似地，僅1個(gè)虛假電流I_L-D對(duì)于與I_L1和I_L2相關(guān)聯(lián)的調(diào)節(jié)后級(jí)聯(lián)是必要的。這些虛假電流I_P-D和I_L-D能夠通過另外的晶體管140.1和140.2，考慮到期望的權(quán)重因數(shù)根據(jù)V_BIAS來方便地產(chǎn)生(其它實(shí)現(xiàn)是可能的)。假設(shè)虛假電流的值合理地大而允許級(jí)聯(lián)的調(diào)節(jié)且足夠小而最小化功率耗散方面的懲罰，虛假電流的具體值不重要。

如圖10所示，3路開關(guān)142.1和142.2用于將虛假電流在不必要時(shí)轉(zhuǎn)向到對(duì)應(yīng)的級(jí)聯(lián)器件或者轉(zhuǎn)向到電阻器串的底部(抽頭V_M＜0＞)。I_P-D和I_L-D的絕對(duì)值不相關(guān)，但是無論d_IN的值如何類似的量值是期望的，從而最小化可能的非線性。這在實(shí)現(xiàn)I_P-D和I_L-D的MOS器件140.1和140.2的漏極處提供了類似的電壓，無論關(guān)聯(lián)的開關(guān)的連接如何。當(dāng)I_P-D和I_L-D轉(zhuǎn)向到V_M＜0＞，該條件被違反。由于I_P-D和I_L-D名義上關(guān)于d_IN恒定，所以簡(jiǎn)單的級(jí)聯(lián)足以最小化該效應(yīng)。在該意義上，最簡(jiǎn)單的解決方案可以是將與I_P-D和I_L-D相關(guān)聯(lián)的開關(guān)142.1和142.2重新用作級(jí)聯(lián)器件(應(yīng)當(dāng)指出其它解決方案是可能的)。

在表6中示出了與這些虛假子DAC相關(guān)聯(lián)的邏輯，指示作為d_M[0]＝d_IN[P+L]，d_P和d_L的函數(shù)(從而確定d_M的奇偶性)I_P-D和I_L-D轉(zhuǎn)向到哪個(gè)節(jié)點(diǎn)。例如，表6中的線1顯示出對(duì)于產(chǎn)生I_p1＝0的輸入碼虛假I_p-d如何轉(zhuǎn)向到Vp1從而保持級(jí)聯(lián)晶體管118.2飽和。表6還顯示出對(duì)于暗示非零有源電流的輸入碼，虛假電流如何轉(zhuǎn)向到地(Vm<0>)。

表6.虛假子DAC真值表(3級(jí)分段)

為了防止干擾傳遞函數(shù)，包括與調(diào)節(jié)后級(jí)聯(lián)串聯(lián)的2路開關(guān)以使得虛假電流偏離電阻器串。這些開關(guān)顯示為144.1,144.2,144.3和144.4。當(dāng)I_P-D或I_L-D正流經(jīng)對(duì)應(yīng)的級(jí)聯(lián)時(shí)，電流方便地轉(zhuǎn)向到V_M＜0＞。實(shí)際上，這些附加的開關(guān)在驅(qū)動(dòng)信號(hào)電流時(shí)占用了一些凈空(在以增加組件計(jì)數(shù)以及電阻器串抽頭的可能泄漏為代價(jià)的情況下，具有與關(guān)聯(lián)電阻器串的開關(guān)54排并聯(lián)而不是串聯(lián)的額外開關(guān)144的實(shí)現(xiàn)是可能的)。

通過與I_P-D相關(guān)聯(lián)的邏輯信號(hào)d_DP[2：0]來控制與產(chǎn)生I_P-D的晶體管140.1和OA_P1,OA_P2相關(guān)聯(lián)的開關(guān)(尤其是，如果I_P-D不轉(zhuǎn)向到V_P2且I_P-D不轉(zhuǎn)向到V_P1，則I_P2和I_P1轉(zhuǎn)向到電阻器串)。類似地，通過與I_L-D相關(guān)聯(lián)的邏輯信號(hào)d_DL[2：0]來控制與產(chǎn)生I_L-D的晶體管140.2和OA_L1,OA_L2相關(guān)聯(lián)的開關(guān)(尤其是，如果I_L-D不轉(zhuǎn)向到V_L2且I_L-D不轉(zhuǎn)向到V_L1，則I_L2和I_L1轉(zhuǎn)向到電阻器串)。

在V_DAC處的輸出阻抗是恒定的且等于電阻器串的等價(jià)阻抗。因此，DAC核心的輸出阻抗的值通常是重要的，并且V_DAC必須緩沖以驅(qū)動(dòng)電阻負(fù)荷。

圖11示出了本發(fā)明的第一實(shí)施方案的緩沖形式。然而，緩沖器能夠添加到全部的實(shí)施方案中。模擬緩沖器150根據(jù)DAC核心的輸出V_DAC來產(chǎn)生DAC的總輸出V_OUT。緩沖器OA_OUT由以非反相構(gòu)造連接的OA來實(shí)現(xiàn)，并且反饋通常由包括電阻器152，154和158的電阻分壓器來感測(cè)以提供電壓增益。在反饋電阻分壓器中，能夠提供可編程電流源156，使得偏差電流I_OS注入電阻器158以提供一種便于調(diào)節(jié)DAC的偏差的方式。其它實(shí)現(xiàn)可能用來緩沖V_DAC。

得到的輸出V_OUT由下式給出：

$V_{OUT}=(1+\frac{R_F}{R_{G1}+R_{G2}})\&CenterDot;V_{DAC}-\frac{R_F\&CenterDot;R_{G2}}{R_{G1}+R_{G2}}\&CenterDot;I_{OS}=G\&CenterDot;V_{DAC}-V_{OS}---\left(33\right)$

其中：

電阻器152具有電阻R_F。

電阻器154具有電阻R_G1。

電阻器158具有電阻R_G2。

根據(jù)(33)，I_OS貢獻(xiàn)于V_OUT，具有可調(diào)負(fù)偏差V_OS，其能夠用于補(bǔ)償由于跟蹤阻抗r_GND的電壓降連同任何其它偏差源引起的正偏差。如果設(shè)計(jì)出恰當(dāng)?shù)谋戎礡_G2/R_OS，則該方法尤其允許實(shí)現(xiàn)具有可忽略的額外漂移的偏差校準(zhǔn)，其中R_OS是用于由電壓參考(可再使用V_REF)產(chǎn)生I_OS的阻抗。其它已知技術(shù)可用來校準(zhǔn)DAC的偏差。

一般地，DAC的滿量程(FS)必須盡可能寬，最終的限制是供給范圍。在該緩沖實(shí)施方案中，在V_OUT中產(chǎn)生滿量程輸出，同時(shí)可以考慮由V_DAC＝V_OUT/G給出的放大器140的減小的輸入范圍；這允許簡(jiǎn)化放大器150的輸入級(jí)的設(shè)計(jì)(其是典型方法)。另外通過在不損害DAC的總滿量程輸出的情況下限制V_DAC的最大電平，該方法還可以提供電流源、分流器和關(guān)聯(lián)的級(jí)聯(lián)運(yùn)行所必要的凈空V_H＝V_DD-V_DAC。

因此，通過恰當(dāng)設(shè)計(jì)根據(jù)(33)由G＝1+R_F/(R_G1+R_G2)給出的G，有效地再使用對(duì)于DAC核心和輸出緩沖器OA_OUT兩者所獲得的凈空是可能的。然而，G＞1也涉及到與DAC核心相關(guān)聯(lián)的誤差源的放大以及放大器150的輸入涉及誤差(尤其是噪聲)的放大；因此，當(dāng)對(duì)G定尺寸時(shí)，必須解決權(quán)衡。如果必要，本發(fā)明的低凈空實(shí)施方案(圖8)能夠用作緩沖實(shí)施方案的核心DAC。

放大器150的偏差僅在V_OUT處引起偏差；因此，其不是非線性源。然而，實(shí)際上，其可以是重要的熱漂移源。

擴(kuò)展成多級(jí)分段

已經(jīng)通過3級(jí)分段描述了本公開的實(shí)施方案。然而，本文的教導(dǎo)提供了以可容忍的代價(jià)擴(kuò)展分段級(jí)的能力，尤其是無損先前所描述的與本發(fā)明的基本形式相關(guān)聯(lián)的特征(即，主要子DAC的動(dòng)力學(xué)特性和固有單調(diào)性的保持)。

段級(jí)的擴(kuò)展能夠通過串聯(lián)地添加第三段即分流器子DAC的更多實(shí)現(xiàn)方式來實(shí)現(xiàn)。圖12示出了通過包括k個(gè)分流器而獲得的本發(fā)明的優(yōu)選的實(shí)際實(shí)施方案的泛化，其中顯示第一個(gè)分流器和最后一個(gè)分流器串聯(lián)在DAC2的電流源陣列與電阻器串之間。因此，提供了段級(jí)的類屬號(hào)s＝k+2，其中：

最高有效級(jí)關(guān)聯(lián)于電阻器串，其由長(zhǎng)度M的子字d_M來控制，并且正規(guī)化成V_LSB的其在傳遞函數(shù)中的權(quán)重是

下面的部分有效段級(jí)關(guān)聯(lián)于電流源陣列，其由長(zhǎng)度P的子字d_P控制，并且正規(guī)化成V_LSB的其在傳遞函數(shù)中的權(quán)重是

后續(xù)的k級(jí)(包括最低有效級(jí))與k個(gè)分流器相關(guān)聯(lián)，它們由長(zhǎng)度L_K，...，L₁(分別地)的子字d_LK，...，d_L1控制，并且正規(guī)成V_LSB的它們?cè)趥鬟f函數(shù)中的權(quán)重是(分別地)。

結(jié)果，泛化DAC的總分了班N由(34)給出，并且d_IN能夠由(35)表達(dá)，其中應(yīng)用數(shù)字字的十進(jìn)制等值。

N＝M+P+L_K+…L₁ (34)

$d_{IN}=d_M\&CenterDot;2^{P+L_K+\mathrm{...}+L_1}+d_P\&CenterDot;2^{L_K+\mathrm{...}+L_1}+d_{LK}\&CenterDot;2^{L_{K-1}+\mathrm{...}+L_1}+\mathrm{...}+d_{L1}---\left(35\right)$

如果d_M是奇數(shù)，則與分流器相關(guān)聯(lián)的k對(duì)電流由(36)和(37)給出，而如果d_M是偶數(shù)則由(38)和(39)給出(其中應(yīng)用數(shù)字字的十進(jìn)制等值)：

$I_{L1-j}=(2^{Lj}-d_{Lj})\&CenterDot;\frac{I}{2^{LK+\mathrm{...}+Lj}},1\&le;j\&le;k---\left(36\right)$

$I_{L2-j}=2^{Lj}\&CenterDot;\frac{I}{2^{LK+\mathrm{...}+Lj}},1\&le;j\&le;k---\left(37\right)$

$I_{L1-j}=2^{Lj}\&CenterDot;\frac{I}{2^{LK+\mathrm{...}+Lj}},1\&le;j\&le;k---\left(38\right)$

$I_{L2-j}=(2^{Lj}-d_{Lj})\&CenterDot;\frac{I}{2^{LK+\mathrm{...}+Lj}},1\&le;j\&le;k---\left(39\right)$

結(jié)果，泛化傳遞函數(shù)是(其中應(yīng)用數(shù)字字的十進(jìn)制等值)：

$V_{DAC}=d_M\&CenterDot;2^P\&CenterDot;R\&CenterDot;I+d_P\&CenterDot;R\&CenterDot;I+d_{Lk}\&CenterDot;R\&CenterDot;\frac{I}{2^{LK}}+...+d_{L1}\&CenterDot;R\&CenterDot;\frac{I}{2^{L_K+\mathrm{...}+L_1}}---\left(40\right)$

重布置(40)，獲得了期望的傳遞函數(shù)(41)，其中V_LSB能夠確定為由(42)給出的表達(dá)式。

$V_{DAC}=(d_M\&CenterDot;2^{P+L_K+\mathrm{...}+L_1}+d_P\&CenterDot;2^{L_K+\mathrm{...}+L_1}+d_{LK}\&CenterDot;2^{L_{K-1}+\mathrm{...}+L_1}+\mathrm{...}+d_{L1})\&CenterDot;\frac{I\&CenterDot;R}{2^{L_K+\mathrm{...}+L_1}}---\left(41\right)$

$V_{LSB}=\frac{I\&CenterDot;R}{2^{L_K+\mathrm{...}+L_1}}---\left(42\right)$

與本文公開的實(shí)際的實(shí)施方案相結(jié)合的優(yōu)選邏輯和提出的設(shè)計(jì)考慮能夠直接擴(kuò)展成泛化實(shí)施方案。

一般地，提高段級(jí)s，允許對(duì)于給定的分辨率N，減小電路面積。遵從所描述的方法(如圖12所示)提供了在保持本發(fā)明的基本形式的期望特征的同時(shí)實(shí)現(xiàn)s>3的可能。

對(duì)于每個(gè)附加的段級(jí)，分流器串聯(lián)地添加；因此，相關(guān)的代價(jià)是：

1)提高所需的凈空V_H＝V_DD-V_DAC以適應(yīng)附加分離器的運(yùn)行。

2)包括與附加分流器的級(jí)聯(lián)調(diào)節(jié)相關(guān)聯(lián)的兩個(gè)附加運(yùn)算放大器(這意味著通過增加s功耗的增加以及所節(jié)約的面積的減小)。

3)可能增加I的設(shè)計(jì)值從而確保k個(gè)連續(xù)電流細(xì)分不產(chǎn)生相當(dāng)于泄漏的最后分流器中的電流電平VI_L1，這會(huì)影響精度。

結(jié)果，存在增加段級(jí)以及主要是凈空和功耗之間的權(quán)衡。從V_DD到V_DAC測(cè)得的所需的凈空V_H是通過下面的成分構(gòu)成的(參見圖12)：

●電流源PMOS的源極-漏極電壓ΔV_I。

●為簡(jiǎn)化，假設(shè)串聯(lián)的k個(gè)分流器PMOS的k＝s-2源極-漏極電壓ΔV_DIV相等。

●為簡(jiǎn)化，假設(shè)與電流源開關(guān)64(ΔV_SW-P)相關(guān)聯(lián)的電壓降，分流器72的k個(gè)分流器開關(guān)73(ΔV_SW-L)，以及電阻器串開關(guān)54((ΔV_SW-M)相等。

●與最低有效分流器相關(guān)聯(lián)的調(diào)節(jié)后級(jí)聯(lián)PMOS的源極-漏極電壓降ΔV_CAS(級(jí)聯(lián)的其余部分并聯(lián)于分流器，從而不貢獻(xiàn)于凈空)。

對(duì)于一般情況，總的V_H是：

V_H＝ΔV_I+ΔV_SW-P+k·(ΔV_DIV+ΔV_SW-L)+ΔV_CAS+ΔV_SW-M (43)

根據(jù)(43)，提高Δ_k段級(jí)所需的附加凈空ΔV_H是ΔV_H＝Δk·(ΔV_DIV+ΔV_SW-L)；因此，s增1(Δk＝1)涉及到將所需的凈空提高ΔV_H＝ΔV_P+ΔV_SW-L(這匹配與一個(gè)分流器相關(guān)聯(lián)的電壓降)。

該凈空的代價(jià)能夠通過使用先前呈現(xiàn)的低凈空實(shí)施方案來緩解(參見圖8)。另一方面，并聯(lián)地使用分流器允許提高段級(jí)，而不會(huì)消耗附加的凈空，但是復(fù)雜度和可能的誤差源會(huì)增加。

根據(jù)圖12，能夠計(jì)算下面的組件計(jì)數(shù)(對(duì)于s＝k+2級(jí)的分段)：

●串中的電阻器R：#[R]＝2^M。

●電流源MOS M_I:#[M_I]＝2^P。

●分流器MOS M_Dj:

●開關(guān)：其中3路開關(guān)和2路開關(guān)分別計(jì)數(shù)為3個(gè)開關(guān)和2個(gè)開關(guān)。

●調(diào)節(jié)后級(jí)聯(lián)緩沖器OA：#[OA]＝2·(k+1)。

這些圖反映了通過本發(fā)明提供的可能的面積減小。

偏置

如之前所建立的，DAC核心需要一些偏置電壓：

●用于電流源陣列的偏置電壓V_BIAS。

●用于每個(gè)分流器的偏置電壓V_DIVX，..，V_DIV1。

●用于最后一個(gè)分流器與電阻器串之間的級(jí)聯(lián)的偏置電壓V_CAS。

這些電壓能夠通過偏置電路來產(chǎn)生。多種實(shí)現(xiàn)方式是可能的。為了完整性的原因，在此僅描述一些可能?；痉椒ㄊ歉鶕?jù)復(fù)制了從V_DD到電阻器串的電流源I的路徑的分支來定義偏置電壓(V_BIAS,V_DIV和V_CAS)。

圖13示出了該方法。參考電壓V_REF被強(qiáng)制到具有值R_R的接地電阻器160的端子，從而產(chǎn)生電流I_R。例如，可以使用驅(qū)動(dòng)MOSFET 164的運(yùn)算放大器162(如圖13中)。電流I_R從V_DD流經(jīng)自偏置MOSFET M_IB而產(chǎn)生V_BIAS，并且流經(jīng)M_DB而產(chǎn)生V_DIV。

為了方便地定義這些偏置電壓，MOSFET M_IB和M_DB以期望的裕度保持飽和，經(jīng)歷(理想地)分別與電流源MOSFET M_I和分流器MOSFET M_D相關(guān)聯(lián)的源極-漏極電壓降ΔV_I和ΔV_DIV。一些虛假開關(guān)166和168可以包括I_R的路徑中，用于模仿跨對(duì)應(yīng)的有源開關(guān)的電壓降ΔV_SW-P和ΔV_SW-L。為限制ΔV_I和ΔV_DIV所需的凈空量，M_IB的柵極連接到M_DB的漏極，并且M_DB的柵極連接到方便尺寸的電阻器R_B之后。

電流源62跟蹤R_R的熱漂移；然后，如果R_R是由與電阻器串的電阻器R相同的材料實(shí)現(xiàn)，這是優(yōu)選的方法，則V_DAC中的熱漂移基本上被抵消，因?yàn)楸３至吮戎礡/R_R。

I_R的量值能夠選為主要是功率耗散與噪聲之間的權(quán)衡。與I_R相關(guān)聯(lián)的噪聲是由2^P個(gè)電流源I傳送到V_DAC。通過減小I_R與I之間的鏡像相關(guān)聯(lián)的增益因子g_I＝I/I_R，能夠限制該貢獻(xiàn)；換言之，通過使得g_I＜1，這對(duì)于給定的I，意味著以功率耗散為代價(jià)增加I_R。器件M_IB(M_DB)(以及關(guān)聯(lián)的虛假開關(guān))根據(jù)被定尺寸主要用于匹配的匹配器件M_I(M_D)的幾何結(jié)構(gòu)來以I(ΔI_L)與I_R之間的期望定標(biāo)來定尺寸。比值g_I＝I/I_R的誤差在可校準(zhǔn)的傳遞函數(shù)中產(chǎn)生了增益誤差；比值ΔI_L/I_R的誤差將具有不可忽略的效應(yīng)。

I_R與最終流經(jīng)電阻器串的標(biāo)定電流2^P·I之間的差會(huì)產(chǎn)生增益誤差，因?yàn)樽约訜嵩诒戎礡/R_R中無法抵消。該增益誤差能夠相對(duì)容易校準(zhǔn)，并且其不是漂移源；因此，其重要性是次要的。該增益誤差能夠通過考慮I_R≈2^P·I而最小化。

而且，通過給定電阻器R的電流從0變成2^P·I而流經(jīng)R_R的電流固定在I_R的事實(shí)引起了輸入相關(guān)的自加熱誘發(fā)的非線性。在通過給定R的電流達(dá)到2^P·I之后，該效應(yīng)復(fù)位，并且因此，其在傳遞函數(shù)中的重要性限于級(jí)這能夠通過考慮輸入相關(guān)I_R來緩解；然而，線性度改善實(shí)際上不能補(bǔ)償附加的復(fù)雜度。

圖13中所示的電路不能精確地控制分配給電流源陣列和分流器的凈空。以增加功率耗散和(邊界上)面積為代價(jià)來解決該局限性的方法顯示在圖14中。此處，從Vdd到地的第二電流流路由分別具有值RI,RB和RR2的電阻器180，182和184以及布置成彼此串聯(lián)的PMOS FET 186和188來提供。電阻器180的第一端子連接到Vdd。電阻器180的第二端子連接到晶體管186的源極。晶體管186的漏極經(jīng)由虛假開關(guān)192連接到晶體管188的漏極(晶體管永久地偏置成導(dǎo)通)。晶體管188的漏極連接到電阻器182的一個(gè)端子，連接到晶體管186的柵極，晶體管M_B1的柵極和晶體管73的柵極。電阻器182的第二端子連接到NMOS晶體管190的漏極以及晶體管188的柵極。晶體管190的源極經(jīng)由電阻器184接地。晶體管190的柵極連接到晶體管164的柵極。

對(duì)于電流源陣列(第二段)的運(yùn)行建立凈空的V_I的值能夠通過適當(dāng)?shù)貫殡娮杵?90的值R_I定大小來定義。實(shí)際上，下面的設(shè)計(jì)關(guān)系適用：

V_DD-V_I2＝R_I·I_R2≈V_DD-V_I1≈V_DD-V_I＝ΔV_I+ΔV_SW-P (44)

偏置電路系統(tǒng)還根據(jù)V_REF建立了V_LSB的大小。I_R1的值由下式給出：

$I_{R1}=\frac{V_{REF}}{R_{R1}}=g_I\&CenterDot;I---\left(45\right)$

根據(jù)(45)和(18)，對(duì)于本公開的基本形式推導(dǎo)出下面的設(shè)計(jì)條件(考慮到V_LSB＝V_REF/2^N＝V_REF/2^M+P+L)：

$\frac{R}{R_{R1}}=\frac{g_I}{2^{M+P}}---\left(46\right)$

需要附加的電流I_R2，從而增加功耗。然而，由于I_R2僅用于定義級(jí)聯(lián)電壓，所以可以考慮I_R2的小值，不存在與噪聲的權(quán)衡。在圖14中，通過再使用放大器162的輸出來在其源極處通過值為R_R2的電阻器184驅(qū)動(dòng)MOSFET 190來產(chǎn)生I_R2，復(fù)制了調(diào)節(jié)后的電流源。必須應(yīng)用MOS與電阻器之間的恰當(dāng)定標(biāo)來獲得期望的I_R2。通過在開環(huán)中產(chǎn)生I_R2而引起的誤差(其與功率和面積節(jié)約權(quán)衡)是不重要的，因?yàn)镮_R2用于定義級(jí)聯(lián)電壓和凈空成分。其它根據(jù)I_R1產(chǎn)生I_R2的方法是可能的。

如果偏置電路系統(tǒng)中的電阻器(R_R1,R_R2,R_I以及較不相關(guān)的R_B)由相同的材料實(shí)現(xiàn)，則偏置電壓對(duì)于工藝和溫度變化的免疫性改善。

在任何情況下，來自偏置電路系統(tǒng)的可能的偏差或增益誤差將變換成V_DAC中的增益誤差，而對(duì)應(yīng)的漂移將產(chǎn)生V_DAC中的增益漂移。特別地，O_AR的偏差及其漂移分別在傳遞函數(shù)和增益漂移中產(chǎn)生了增益誤差。

能夠使得電流源、分流器和級(jí)聯(lián)的偏置與輸入相關(guān)信號(hào)之間的耦合可忽略。結(jié)果，通過偏置電路系統(tǒng)產(chǎn)生的偏置電壓能夠由多個(gè)DAC核心共享，而不會(huì)對(duì)動(dòng)力學(xué)以及尤其對(duì)串?dāng)_有顯著影響。

具有作為主要子DAC的電流轉(zhuǎn)向子DAC的DAC族

圖15示出了另一DAC核心體系結(jié)構(gòu)的框圖，其中能夠識(shí)別出之前所描述的3級(jí)分段。在該變型例中，分段或子DAC的優(yōu)先級(jí)順序已經(jīng)改變。這代表了使用圖1的連接矩陣30來在不同的連接拓?fù)浣Y(jié)構(gòu)中連接分段。如之前，通過如關(guān)于圖4所描述的標(biāo)定值為R的S1＝2^L個(gè)匹配電阻器的電阻器串53構(gòu)成的一個(gè)分段具有與地電位V_GND耦合的其底部端子56.0，并且在頂部端子56.S1+1，DAC核心的輸出V_DAC作為理想地根據(jù)(1)的d_IN的函數(shù)而產(chǎn)生。為簡(jiǎn)化圖解，到地的路徑中的任何寄生電阻Rp沒有顯示作為附加組件。此外，在該構(gòu)造中節(jié)點(diǎn)56.S1沒有被開關(guān)。正常地將與該節(jié)點(diǎn)相關(guān)聯(lián)的電阻器開關(guān)54.S1可省去，或者晶體管開關(guān)可使其柵極維持在將晶體管保持為導(dǎo)通狀態(tài)的電壓?，F(xiàn)在轉(zhuǎn)向節(jié)點(diǎn)56.0，設(shè)計(jì)者具有如下選項(xiàng)：省略到該節(jié)點(diǎn)的電流路徑(如圖15中示出)，或者提供該電流路徑，如圖16所示。該選擇取決于設(shè)計(jì)者如何希望處置之前所描述的一些電流將根據(jù)標(biāo)定為零的數(shù)字輸入碼，以及在這些條件下是否抑制電流源通過電流(如圖15所示的電路中的情況)或者它們是否繼續(xù)通過電流，如圖16所示的電路的情況，以及如下面進(jìn)一步詳述的。

通過d_M控制的模擬電流I_M以及通過d_P控制的模擬電流I_P注入電阻器串的頂部端子56.5+1。通過d_L控制的將共同端子V_L連接到電阻器串的每中間端子的開關(guān)54排，電流I_L能夠選擇性地切換到電阻器串的2^L-1個(gè)中間端子中的任一個(gè)。

標(biāo)定值I的2^M個(gè)匹配電流源62的陣列能夠選擇性地連接到端子V_DAC(貢獻(xiàn)于I_M)或者由d_M控制的開關(guān)排轉(zhuǎn)向到分流器。在正常運(yùn)行中，電流I_M是遵從測(cè)溫邏輯由d_M定義的I的倍數(shù)且由(47)給出，其中應(yīng)用數(shù)字字的十進(jìn)制等值。

I_M＝d_M·I (47)

在正常運(yùn)行中，對(duì)于任意d_M，產(chǎn)生電流I的電流源62中的僅一個(gè)(根據(jù)d_M提供的信息來選擇)連接到分流器；因此，注入分流器的電流的標(biāo)定值獨(dú)立于d_IN且等于I。

多個(gè)匹配的電流源可通過諸如圖4所示的電流源和分流器/電流轉(zhuǎn)向電路來替代。

分流器72將其輸入電流(其量值是I)劃分到其值由(48)給出的2^P個(gè)匹配電流ΔI_P。d_P所控制的開關(guān)排允許將這些電流細(xì)分中的任一個(gè)選擇性地連接到端子V_DAC(貢獻(xiàn)于I_P)或者端子V_L(貢獻(xiàn)于I_L)。

${\mathrm{\&Delta;I}}_P=\frac{I}{2^P}---\left(48\right)$

在正常運(yùn)行中，電流I_P是遵從測(cè)溫邏輯由d_P定義的ΔI_P的倍數(shù)且由(49)給出，其中應(yīng)用數(shù)字字的十進(jìn)制等值。

I_P＝d_P·ΔI_P (49)

在正常運(yùn)行中，對(duì)于任何d_P，僅一個(gè)電流細(xì)分ΔI_P(從d_P提供的信息中選擇)連接到端子V_L；因此，I_L的標(biāo)定值獨(dú)立于d_IN且由(50)給出。

$I_L={\mathrm{\&Delta;I}}_P=\frac{I}{2^P}---\left(50\right)$

通過之前所描述的d_L控制的開關(guān)排的關(guān)聯(lián)開關(guān)，電流I_L流入電阻器串的中間端子中之一。

DAC核心的輸出電壓V_DAC由先前描述的電流的電阻器串中的組合歐姆效應(yīng)產(chǎn)生：

●I_M，其由d_M控制且注入電阻器串的頂部(因此，其流經(jīng)阻抗2^L·R到地)。

●I_P，其由d_P控制且注入電阻器串的頂部(因此，其流經(jīng)阻抗2^L·R到地)。

●I_L，其固定且注入按d_L選定的電阻器串的中間端子中之一(因此，其流經(jīng)阻抗d_L·R到地，其中應(yīng)用數(shù)字字的十進(jìn)制等值)。

結(jié)果，傳遞函數(shù)是(其中應(yīng)用數(shù)字字的十進(jìn)制等值)：

V_DAC＝I_M·2^L·R+I_P·2^L·R+I_L·d_L·R (51)

將(47)、(48)、(49)和(50)應(yīng)用于(51)，傳遞函數(shù)表達(dá)為：

$V_{DAC}=2^L\&CenterDot;(d_M+\frac{d_P}{2^P})\&CenterDot;I\&CenterDot;R+\frac{d_L}{2^P}\&CenterDot;I\&CenterDot;R=(2^{P+L}\&CenterDot;d_M+2^L\&CenterDot;d_P+d_L)\&CenterDot;\frac{I\&CenterDot;R}{2^P}---\left(52\right)$

將(52)與(3)給出的理想傳遞函數(shù)進(jìn)行比較，V_LSB能夠確定為：

$V_{LSB}=\frac{I\&CenterDot;R}{2^P}---\left(53\right)$

將(53)應(yīng)用于(52)，獲得了理想的傳遞函數(shù)(3)。結(jié)果，圖15所示的DAC核心體系結(jié)構(gòu)以3級(jí)分段執(zhí)行期望的DAC轉(zhuǎn)換。

譯碼電路20(圖1中示出)接收數(shù)字輸入字d_IN且產(chǎn)生控制信號(hào)，控制信號(hào)遵從具體邏輯來驅(qū)動(dòng)開關(guān)(在此沒有進(jìn)行形式上的描述)。優(yōu)選的邏輯使得，一旦起到I_L的作用的電流細(xì)分ΔI_P已達(dá)到電阻器串的頂部中間端子56.S1-1(d_L是最大值)，則所述ΔI_P直接轉(zhuǎn)向到輸出V_DAC作為I_P的部分的端子56.S1以便d_IN增1。類似地，一旦電流源I由分流器細(xì)分已經(jīng)充分傳達(dá)給端子V_DAC作為I_P，除了保持ΔI_P的一個(gè)端子(d_P是最大值且I_P＝I-ΔI_P)，所述I，針對(duì)d_IN增1，直接轉(zhuǎn)向到端子V_DAC作為I_M的部分，并且一個(gè)空閑的電流源I連接到分流器。

避免電流源的擾動(dòng)

如之前所述，本公開的目的之一是防止分段技術(shù)導(dǎo)致所得到的分段DAC相對(duì)于原DAC的動(dòng)力學(xué)特性變劣。在圖15所示的DAC核心體系結(jié)構(gòu)中，原DAC能夠視為通常提供合理良好的動(dòng)力學(xué)特性的電阻器串。因此，與額外的段級(jí)相關(guān)聯(lián)的開關(guān)(在該情況下是電流源I的開關(guān)和電流細(xì)分ΔI_P的開關(guān))不應(yīng)干擾電阻器串的節(jié)點(diǎn)。這能夠通過布置以使產(chǎn)生I和ΔI_P的器件總是運(yùn)載其標(biāo)定信號(hào)電平來實(shí)現(xiàn)。

然而，一些電流I和ΔI_P未注入電阻器串52，取決于d_IN的值。如果對(duì)于那些空閑電流沒有提供替選路徑，則它們將根據(jù)d_IN而滅失，因而危機(jī)過渡期間的動(dòng)力學(xué)特性，為此它們必須恢復(fù)它們的標(biāo)定值。因此，圖15所示的DAC核心體系結(jié)構(gòu)能夠修改為如圖16所示以提供由未使用電流源I和ΔI_P構(gòu)成的空閑電流I_S能夠流經(jīng)的額外路徑。

該電流I_S是通過用如圖16所示的3路開關(guān)替代與電流源陣列和分流器相關(guān)聯(lián)的2路開關(guān)來捕獲的?？臻e電流I_S是由d_M和d_P產(chǎn)生的，并且其值(根據(jù)之前所描述的操作)由下式給出：

$I_S=(2^M-d_M)\&CenterDot;I-(d_P+1)\&CenterDot;\frac{I}{2^P}---\left(54\right)$

電阻器串的底部端子56.0耦合到地端子V_GND(如之前所述)。端子V_GND與串的底部端子之間的寄生互連阻抗Rp總是存在。如果流經(jīng)Rp的電流隨d_IN而變化，則V_DAC通常經(jīng)歷非線性。

為避免該可能的誤差源，I_S能夠注入電阻器串的底部端子(如圖16所示)從而使得流經(jīng)Rp的電流恒定(特別地，等于2^M·I)，并且因此，獨(dú)立于d_IN，僅導(dǎo)致偏差。

除了確保I和ΔI_P對(duì)于任何d_IN不滅失之外，在d_IN過渡期間保持它們穩(wěn)定對(duì)于不干擾電阻器串動(dòng)力學(xué)特性是必要的。這涉及到遵從開關(guān)順序，使得與3路開關(guān)64和72中的任一個(gè)相關(guān)聯(lián)的全部分支不通過重疊控制信號(hào)而同時(shí)打開。這些技術(shù)是現(xiàn)有技術(shù)所公知的，并且因此，此處不包含進(jìn)一步的細(xì)節(jié)。

本公開的一個(gè)目標(biāo)是將原DAC(在該情況下是電阻器串)的固有單調(diào)性擴(kuò)展到合成的分段DAC。根據(jù)之前所描述的操作，產(chǎn)生單調(diào)的傳遞函數(shù)V_DAC，而無論電流源I、電流細(xì)分ΔI_P和/或串的電阻器R的失配如何(假設(shè)這些失配充分獨(dú)立于信號(hào)電平，或者等價(jià)地獨(dú)立于d_IN)。該固有單調(diào)性是通過以下事實(shí)來確保的：

●d_L的任何增加(減小)意味著將基本上固定的電流I_L＞0注入電阻器串中定位向上(向下)的端子；因此，由于電阻器串結(jié)構(gòu)，新的V_DAC不能小于(大于)之前的V_DAC，假設(shè)R≥0。

●d_P的任何增加(減小)意味著將更多(更少)的電流注入串的頂部；因此，由于分流器的測(cè)溫邏輯，新的V_DAC不能小于(大于)之前的V_DAC，假設(shè)ΔI_P≥0。

●d_M的任何增加(減小)意味著將更多(更少)的電流注入串的頂部；因此，由于分流器的測(cè)溫邏輯，新的V_DAC不能小于(大于)之前的V_DAC，假設(shè)I≥0。

●隨著增加的(減小)d_IN變化而在電阻器串的中間端子之間切換的ΔI_P的任何電流細(xì)分最終注入頂部端子V_DAC(地端子V_GND)并且對(duì)于任何增加的(減小)d_IN變化保持在該狀態(tài)；因此，由于選定的邏輯，對(duì)于第一段級(jí)與第二段級(jí)之間的增加(減小)的過渡而言新的V_DAC不能小于(大于)先前的V_DAC。

●隨著增加的(減小)d_IN變化而由分流器細(xì)分的電流源I最終注入頂部端子V_DAC(地端子V_GND)并且對(duì)于任何增加的(減小)d_IN保持在該狀態(tài)；因此，由于選定的邏輯，對(duì)于第二段級(jí)與第三段級(jí)之間的增加(減小)的過渡而言新的V_DAC不能小于(大于)先前的V_DAC。

因此，所描述的DAC核心體系結(jié)構(gòu)是單調(diào)的，而無論組件的失配如何，并且如果所述失配獨(dú)立于d_IN，則確保單調(diào)。實(shí)際上，這涉及到以如下方式產(chǎn)生電流源I和電流細(xì)分ΔI_P：這些電流源和電流細(xì)分對(duì)電阻器串中的信號(hào)電平不敏感，電阻器串中的信號(hào)電平通常隨著d_IN顯著地變化。結(jié)果，產(chǎn)生I和ΔI_P的單元的輸出阻抗必須足夠高以便對(duì)它們的可能可變的輸出電壓不敏感。

在優(yōu)選的實(shí)施方案中，電流源I和電流細(xì)分ΔI_P都通過方便地偏置和匹配的MOSFET器件來實(shí)現(xiàn)，如圖17所表示的。為了提高這些基本單元的輸出阻抗，能夠采樣級(jí)聯(lián)技術(shù)，這涉及到將級(jí)聯(lián)MOS插入電流源和分流器MOS晶體管的漏極中以強(qiáng)制其成便利偏置值。由于電流源和分流器是串聯(lián)的，所以2級(jí)級(jí)聯(lián)是必要的。

除了隔離于電阻器串中的信號(hào)電平之外，級(jí)聯(lián)的重要功能是強(qiáng)制不同電流源的漏極處有類似電壓，無論通過它們關(guān)聯(lián)的3路開關(guān)使能的路徑如何，以便改善匹配(否則，信道長(zhǎng)度調(diào)制會(huì)產(chǎn)生非期望的電流變化，取決于開關(guān)的狀態(tài)，因?yàn)槁O電壓通常將是顯著不同的)，并且對(duì)于分流器MOS類似。

一個(gè)選擇是通過方便地偏置且插入待隔離的MOS與對(duì)應(yīng)開關(guān)之間的專用級(jí)聯(lián)器件來級(jí)聯(lián)每個(gè)相關(guān)的MOS。這是可行的，因?yàn)闃?biāo)定電流總是正流經(jīng)單元，并且因此，串聯(lián)連接的級(jí)聯(lián)MOS能夠?qū)τ谌魏蝑_IN都保持飽和，從而提供恰當(dāng)?shù)募?jí)聯(lián)。遵從該方法實(shí)現(xiàn)級(jí)聯(lián)的額外器件的數(shù)量將是2^M+2^P.。然而，如之前所論述的，當(dāng)通過驅(qū)動(dòng)開關(guān)的柵極到級(jí)聯(lián)的偏置而不是到數(shù)字信號(hào)來接通開關(guān)時(shí)開關(guān)能夠再用作級(jí)聯(lián)。因?yàn)?，?duì)于全部的3路開關(guān)，對(duì)于任何給定的d_IN，一個(gè)分支是導(dǎo)通，將總是執(zhí)行恰當(dāng)?shù)募?jí)聯(lián)。

節(jié)約組件的另一選擇是在開關(guān)后級(jí)聯(lián)，一旦它們的輸出接合而形成不同的電流。該方法顯示在圖17中，其中包含MOS器件210，220，230和240以將與在分流器級(jí)處的I_L,I_P和I_S相關(guān)聯(lián)的分支以及與在電流源陣列級(jí)處的I_M和I_S相關(guān)聯(lián)的分支級(jí)聯(lián)(對(duì)于分流器的輸入電流的顯式級(jí)聯(lián)不是必要的，因?yàn)閷?shí)現(xiàn)分流器的MOS晶體管正在間接地完成該功能，尤其是假設(shè)跨這些MOS晶體管的標(biāo)定電流恒定的正常操作)。因此，級(jí)聯(lián)MOS器件的數(shù)量減少，但是它們的尺寸需要增加以適應(yīng)增加的電流電平(不一定與器件數(shù)量的減少比例相同，從而提供可能的面積節(jié)約)。

在電流變化的分支中(I_P,I_M和I_S)，調(diào)節(jié)的級(jí)聯(lián)用于防止級(jí)聯(lián)的電壓隨著輸入相關(guān)電流而變化(這將嚴(yán)重地劣化電流源I與電流細(xì)分ΔI_P的匹配)。調(diào)節(jié)后的級(jí)聯(lián)由驅(qū)動(dòng)級(jí)聯(lián)MOS的柵極的負(fù)反饋構(gòu)造中的運(yùn)算放大器212,222,232和242來實(shí)現(xiàn)(其它實(shí)現(xiàn)是可能的)。

與電流源相關(guān)聯(lián)的兩個(gè)調(diào)節(jié)后級(jí)聯(lián)210和240從隔離觀點(diǎn)看是冗余的(因?yàn)樵诜至髌骷?jí)處，存在串聯(lián)的級(jí)聯(lián))，但是它們期望能夠強(qiáng)制電流源MOS晶體管的漏極處有相似的電壓，無論關(guān)聯(lián)開關(guān)的狀態(tài)如何。結(jié)果，一旦專用級(jí)聯(lián)用于與分流器相關(guān)聯(lián)的分支中(這代表了精度與功率之間的權(quán)衡)，再使用開關(guān)作為級(jí)聯(lián)器件的方法對(duì)于電流源是可行的。

用于圖17中的調(diào)節(jié)后級(jí)聯(lián)的運(yùn)算放大器從面積和功率方面考慮能夠非常高效地實(shí)現(xiàn)，因?yàn)樗鼈兊撵o態(tài)和動(dòng)態(tài)性能相對(duì)要求不高。尤其是，V_DAC對(duì)與這些運(yùn)算放大器相關(guān)聯(lián)的輸入涉及誤差(包括偏差、非線性、漂移、噪聲…)顯著不敏感，因?yàn)榭赡艿恼`差將通過級(jí)聯(lián)晶體管的信道長(zhǎng)度調(diào)制而傳送到V_DAC，其影響是可忽略的，只要它們保持飽和。這顯著地簡(jiǎn)化了這些運(yùn)算放大器的設(shè)計(jì)。由于負(fù)反饋，調(diào)節(jié)后級(jí)聯(lián)的使用也在存在任何其它干擾的情況下增強(qiáng)了級(jí)聯(lián)，并且放大器的增益以及因此所達(dá)到的精度通常將優(yōu)于與簡(jiǎn)單級(jí)聯(lián)相關(guān)聯(lián)的情況。

在電流標(biāo)定地恒定的分支中(I_L)，簡(jiǎn)單的級(jí)聯(lián)能夠提供足夠的精度(然而，如果需要附加的精度，則調(diào)節(jié)后級(jí)聯(lián)可以以額外放大器為代價(jià)來使用)。這應(yīng)用于節(jié)點(diǎn)V_P的級(jí)聯(lián)以將其與輸入相關(guān)電壓V_L隔離。

用于驅(qū)動(dòng)該級(jí)聯(lián)的偏置電壓V_CAS設(shè)計(jì)成提供V_P的期望值以便分流器的運(yùn)行(顯然，V_P＞V_DAC，具有足夠的裕度，是確保恰當(dāng)電流劃分的必要條件)。在V_P處得到的電壓由與分流器的調(diào)節(jié)后級(jí)聯(lián)相關(guān)聯(lián)的運(yùn)算放大器(OA_M-P,OA_S-P)來感測(cè)以將它們相應(yīng)的級(jí)聯(lián)節(jié)點(diǎn)強(qiáng)制成V_P，改善電流細(xì)分匹配。

用于偏置分流器MOS的電壓V_DIV設(shè)計(jì)成提供V_I的期望值以便電流源的運(yùn)行(在該情況下，V_I＞V_P，具有足夠的裕度以保持分流器MOS晶體管充分飽和，但是不會(huì)過多壓縮電流源I所用的凈空)。在V_I得到的電壓由與電流源陣列的調(diào)節(jié)后級(jí)聯(lián)相關(guān)聯(lián)的運(yùn)算放大器(OA_M,OA_S)來感測(cè)以將它們相應(yīng)的級(jí)聯(lián)節(jié)點(diǎn)強(qiáng)制成V_I，改善電流源產(chǎn)生匹配。

偏置電路(圖17中未示出，但是之前描述過)由DAC的模擬參考電壓V_REF產(chǎn)生電壓V_CAS,V_DIV和V_BIAS。偏置電壓V_BIAS用于產(chǎn)生匹配電流源I；用于V_LSB的定義的條件能夠成立(其有關(guān)于設(shè)計(jì)I·R的大小)：

$V_{LSB}=\frac{V_{REF}}{2^N}=\frac{I\&CenterDot;R}{2^P}\&RightArrow;I\&CenterDot;R=\frac{V_{REF}}{2^{N-P}}=\frac{V_{REF}}{2^{M+L}}---\left(55\right)$

實(shí)際上，V_BIAS是根據(jù)通過在電阻器R_REF的端子處強(qiáng)制V_REF所獲得的電流而產(chǎn)生的。因此，I跟蹤R_REF的熱漂移，并且如果R_REF是由與電阻器串的電阻器R相同的材料實(shí)現(xiàn)，則V_DAC中的熱漂移基本上被抵消，因?yàn)楸戎礡/R_REF被保留。

一些虛假限流用于確保流經(jīng)級(jí)聯(lián)器件的最小電流電平，無論d_IN如何，從而改善級(jí)聯(lián)電路的靜態(tài)和動(dòng)態(tài)運(yùn)行。特別地，如圖17中所示，虛假電流I_M-D通過晶體管250產(chǎn)生且選擇性地注入I_M，且虛假電流I_S-D由晶體管252產(chǎn)生且選擇性地注入I_S。由于I_M和I_S對(duì)于不同的d_IN變成零，所以單一虛假電流能夠用于通過將其根據(jù)d_IN的值注入必要的分支而確保I_M＞0和I_S＞0。

為了對(duì)于任何d_L獲得I_L＞0從而保持級(jí)聯(lián)晶體管260飽和，電流能夠被開關(guān)54.0引導(dǎo)到電阻器串的底部。因此，電流能夠流經(jīng)關(guān)聯(lián)的級(jí)聯(lián)器件，甚至當(dāng)從傳遞函數(shù)的觀看看這是必要時(shí)(即，在該情況下，I_L由所述額外開關(guān)轉(zhuǎn)向)。

在V_DAC處的輸出阻抗是恒定的并且等于電阻器串的等價(jià)阻抗。因此，DAC核心的輸出阻抗的值通常較大，且V_DAC必須緩沖以驅(qū)動(dòng)電阻負(fù)載。圖18示出了該實(shí)施方案的緩沖形式。該緩沖如之前所述操作。

提供進(jìn)一步的段級(jí)

已經(jīng)描述了本公開的第二變型例的基本形式的實(shí)施方案，其限于3個(gè)段級(jí)。然而，本發(fā)明的目標(biāo)是提供以可容忍的代價(jià)擴(kuò)展段級(jí)的能力，尤其是不損害與本發(fā)明的基本形式相關(guān)聯(lián)的前述特征(即，保持原DAC的動(dòng)力學(xué)特性和固有單調(diào)性)。

段級(jí)的擴(kuò)展能夠通過串聯(lián)地增加分流器來實(shí)現(xiàn)。圖19示出了通過在電流源陣列與電阻器串之間串聯(lián)地包含k個(gè)分流器所獲得的本公開的第二形式的優(yōu)選實(shí)施方案的泛化。因此，提供段級(jí)的類屬號(hào)s＝k+2，其中：

●最高有效電平與電流源陣列相關(guān)聯(lián)，其由長(zhǎng)度M的子字d_M控制，且正規(guī)化成V_LSB的其在傳遞函數(shù)中的權(quán)重是

●后續(xù)的k個(gè)部分有效電平與k個(gè)分流器相關(guān)聯(lián)，它們由長(zhǎng)度P_k，...，P₁(分別地)的子字d_Pk，...，d_P1控制，并且正規(guī)化成V_LSB的它們?cè)趥鬟f函數(shù)中的權(quán)重是(分別地)。

●最低有效電平與電阻器串相關(guān)聯(lián)，其由長(zhǎng)度L的子字d_L控制，并且正規(guī)化成V_LSB的其在傳遞函數(shù)中的權(quán)重是

結(jié)果，泛化DAC的總分辨率N由(56)給出，并且d_IN能夠由(57)表達(dá)，其中應(yīng)用數(shù)字字的十進(jìn)制等值。

N＝M+P_K+…+P₁+L (56)

$d_{IN}=d_M\&CenterDot;2^{P_K+\mathrm{...}+P_1+L}+d_{PK}\&CenterDot;2^{P_{K-1}+\mathrm{...}+P_1+L}+...+d_{P1}\&CenterDot;2^L+d_L---\left(57\right)$

在一般情況下，有效電流由下式給出(其中應(yīng)用數(shù)字字的十進(jìn)制等值)：

I_M＝d_M·I (58)

${\mathrm{\&Delta;I}}_{Pj}=\frac{I}{2^{P_K+\mathrm{...}+P_j}},1\&le;j\&le;k---\left(59\right)$

I_Pj＝d_Pj·ΔI_Pj，1≤j≤k (60)

$I_L={\mathrm{\&Delta;I}}_{P1}=\frac{I}{2^{P_K+\mathrm{...}+P_1}}---\left(61\right)$

結(jié)果，泛化的傳遞函數(shù)是(其中應(yīng)用數(shù)字字的十進(jìn)制等值)：

$V_{DAC}=2^L\&CenterDot;(d_M+\frac{d_{PK}}{2^{P_K}}+...+\frac{d_{P1}}{2^{P_K+\mathrm{...}+P_1}})\&CenterDot;I\&CenterDot;R+\frac{d_L\&CenterDot;I\&CenterDot;R}{2^{P_K+\mathrm{...}+P_1}}---\left(62\right)$

重布置(62)，獲得期望的傳遞函數(shù)，其中V_LSB能夠確定為由(64)給出的表達(dá)式。

$V_{DAC}=(d_M\&CenterDot;2^{P_K+\mathrm{...}+P_1+L}+d_{PK}\&CenterDot;2^{P_{K-1}+\mathrm{...}+P_1+L}+\mathrm{...}+d_{P1}\&CenterDot;2^L+d_L)\&CenterDot;\frac{I\&CenterDot;R}{2^{P_K+\mathrm{...}+P_1}}---\left(63\right)$

$V_{LSB}=\frac{I\&CenterDot;R}{2^{P_K+\mathrm{...}+P_1}}---\left(64\right)$

一般地，對(duì)于給定的分辨率N，提高段級(jí)s允許減小面積。遵從所描述的方法在保持本公開的基本第二形式的期望特征(之前證實(shí))的同時(shí)提供了實(shí)現(xiàn)s>3的可能。對(duì)于每個(gè)附加的段級(jí)，分流器串聯(lián)地添加；因此，關(guān)聯(lián)的代價(jià)是：

●提高所需的凈空V_H＝V_DD-V_DAC以適應(yīng)附加分流器的運(yùn)行。

●包括與附加分流器的級(jí)聯(lián)調(diào)節(jié)相關(guān)聯(lián)的2個(gè)附加OA(這意味著通過增加s引起的功耗的增加和所節(jié)約的面積的減小)。

●(可能地)提高I的設(shè)計(jì)值從而確保k個(gè)連續(xù)的電流細(xì)分不在最后的分流器中產(chǎn)生相當(dāng)于泄漏的電流電平ΔI_P1，這可能不利地影響精度。結(jié)果，存在提高段級(jí)與主要是凈空和功耗之間的權(quán)衡。

從V_DD到V_DAC測(cè)得的所需凈空V_H是通過以下成分構(gòu)成的(參見圖19)：

●電流源PMOS的源極-漏極電壓ΔV_I。

●串聯(lián)的k個(gè)分流器PMOS的k＝s-2個(gè)源極-漏極電壓ΔV_P(為簡(jiǎn)化假設(shè)相等)。

●與電流源的開關(guān)和k個(gè)分流器的開關(guān)相關(guān)聯(lián)的k+1個(gè)電壓降ΔV_SW(為簡(jiǎn)化假設(shè)相等)。

●直接連接到V_DAC的調(diào)節(jié)后級(jí)聯(lián)PMOS的源極-漏極電壓降ΔV_CAS(級(jí)聯(lián)的其余部分與分流器并聯(lián)，從而不貢獻(xiàn)于凈空)。

●與電阻器串開關(guān)相關(guān)聯(lián)的電壓降(ΔV_SW-R)。

對(duì)于一般的情況，總的V_H是：

V_H＝ΔV_I+k·ΔV_P+(k+1)·ΔV_SW+ΔV_CAS+ΔV_SW-R (65)

對(duì)于該實(shí)施方案的第二基本形式特殊化(65)(其中s＝k+2＝3且k＝1)給出V_H＝ΔV_I+ΔV_P+2·ΔV_SW+ΔV_CAS+ΔV_SW-R的所需凈空。

根據(jù)(67)，增加Δk個(gè)段級(jí)所需的附加凈空ΔV_H是ΔV_H＝Δk·(ΔV_P+ΔV_SW)；因此，將s增1(Δk＝1)涉及到將所需的凈空增加ΔV_H＝ΔV_P+ΔV_SW(顯然，其匹配與一個(gè)分流器相關(guān)聯(lián)的電壓降)。

根據(jù)圖19，能夠計(jì)算出下面的組件(針對(duì)s＝k+2級(jí)的分段)：

●電流源MOSM_I:＃[M_I]＝2^M。

●分流器MOSM_Pj:

●開關(guān):其中3路開關(guān)別計(jì)數(shù)為3個(gè)開關(guān)。

●串中的電阻器R:＃[R]＝2^L。

●調(diào)節(jié)后的級(jí)聯(lián)緩沖器OA_X:＃[OA_X]＝2·(k+1)。

再有，這些圖反映了本公開所提供的面積減小的可能。

最終評(píng)述

在根據(jù)本公開的恰當(dāng)設(shè)計(jì)的DAC核中，精度受組件匹配限制，且動(dòng)力學(xué)特性由切換順序和電流源的定時(shí)來主導(dǎo)。該事實(shí)允許獨(dú)立地優(yōu)化(或者至少調(diào)節(jié))靜態(tài)和動(dòng)態(tài)性能(一旦分段級(jí)數(shù)和共享)已經(jīng)確立)，與文獻(xiàn)中所報(bào)告的靜態(tài)和動(dòng)態(tài)性能緊密(以及無吸引力地)關(guān)聯(lián)的大多數(shù)的分段DAC相反。

列舉的優(yōu)點(diǎn)使得提出的DAC適合于各種應(yīng)用。在單調(diào)性重要和/或待驅(qū)動(dòng)負(fù)載是對(duì)假信號(hào)敏感的高分辨率應(yīng)用中尤其具有競(jìng)爭(zhēng)力。如果線性度重要，則可能需要執(zhí)行校準(zhǔn)(本領(lǐng)域技術(shù)人員已知多種方法)。

所提出的DAC適合于集成作為集成電路(IC)的部分，尤其是通過互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)。

良好的動(dòng)力學(xué)特性以及在優(yōu)選的實(shí)施方案中DAC核的偏置電壓連接到MOS晶體管的柵極(因而，將DAC核與參考電路系統(tǒng)隔離)的事實(shí)使得本發(fā)明適合于具有優(yōu)良串?dāng)_的多通道部分，甚至共享參考電路。

因此，可以提供以下一個(gè)或多個(gè)優(yōu)點(diǎn)為特征的線性電壓連續(xù)時(shí)間DAC：1)多級(jí)分段(s≥3)，這會(huì)帶來大的面積節(jié)約。

2)固有的單調(diào)性。

3)可能地，優(yōu)良的動(dòng)力學(xué)特性(尤其是假信號(hào)面積)。

4)獨(dú)立于輸入的功耗(減小了可能的串?dāng)_)。

5)高度的靈活性(給定的輸入碼能夠以多種方式轉(zhuǎn)換)，這允許實(shí)現(xiàn)糾錯(cuò)技術(shù)。

6)線性度對(duì)于開關(guān)導(dǎo)通阻抗、放大器偏差、地跟蹤阻抗和其它二階效應(yīng)不敏感或者基本上不敏感。

所描述的DAC體系結(jié)構(gòu)同時(shí)提供了多于2個(gè)段級(jí)、固有單調(diào)性和良好動(dòng)力學(xué)特性的事實(shí)能夠視為是現(xiàn)有技術(shù)的改進(jìn)。

在上述的實(shí)施方案中，假設(shè)典型的線性DAC轉(zhuǎn)換是V_DAC(或V_OUT)與d_IN之間的期望的傳遞函數(shù)。然而，DAC能夠適于提供其它傳遞函數(shù)，而不偏離本發(fā)明的精神。這能夠通過恰當(dāng)?shù)匦薷淖g碼邏輯和/或不同數(shù)字子字的權(quán)重因數(shù)來實(shí)現(xiàn)；可選地或者另外地，可以考慮匹配的電流源、分流器單元和/或電阻器串中的電阻器的不同標(biāo)定。

緩沖V_DAC的優(yōu)選技術(shù)(因此產(chǎn)生V_OUT)被描述為本實(shí)施方案的部分。本領(lǐng)域已知的其它方法可以用來提供衰減后信號(hào)作為總的輸出，而不是放大后的信號(hào)；另外地，或者可選地，總的輸出能夠輸送作為不同的電量值，而不是電壓。

在實(shí)施方案中，電流源、分流器單元和級(jí)聯(lián)是通過MOS晶體管來實(shí)現(xiàn)。一般地，替代組件，如雙極結(jié)型晶體管(BJT)可用作一些或全部這些子塊的部分。能夠使用提高電流源和/或分流器的輸出阻抗的其它技術(shù)，不使用級(jí)聯(lián)或者與級(jí)聯(lián)一起，而不偏離本發(fā)明的精神。

可使用不同于所描述的實(shí)施方案的執(zhí)行電流劃分的其它技術(shù)，而不偏離本發(fā)明的精神。特別地，可以考慮有源的方法，而不是所描述的無源的方法。對(duì)于低凈空實(shí)施方案，與電阻器串耦合的電流與電阻器串并聯(lián)地(而不是串聯(lián)地，如優(yōu)選的實(shí)施方案中那樣)產(chǎn)生，然后通過鏡像來傳送。鏡像操作的實(shí)現(xiàn)能夠根據(jù)多種技術(shù)來完成，而不偏離構(gòu)思。

電流源能夠根據(jù)本領(lǐng)域已知的多種拓?fù)浣Y(jié)構(gòu)來實(shí)現(xiàn)(例如，可以引入退化來以凈空為代價(jià)提高匹配)，而不偏離本發(fā)明的精神。

DAC核中的電流的極性能夠通過考慮電流宿而不是電流源以及相應(yīng)地適應(yīng)分流器和電阻器串的偏置來反轉(zhuǎn)。

電阻器串的提出的優(yōu)選實(shí)施方案基于電阻器。然而，可以使用其它電阻元件(如二極管)，而不是電阻器，假設(shè)它們能夠符合期望的匹配關(guān)系。

如本領(lǐng)域所知的，存在多種數(shù)字編碼系統(tǒng)，可用來產(chǎn)生輸入字，并且提出的DAC的譯碼邏輯可適于處置由任何編碼系統(tǒng)產(chǎn)生的輸入字。因此，例如，匹配的器件之間的比值可被調(diào)節(jié)以適合不同于如此描述的測(cè)溫編碼系統(tǒng)的其它編碼系統(tǒng)。

提出的DAC(或其核心)能夠用作更復(fù)雜轉(zhuǎn)換器中的子DAC，從而提供中間信號(hào)，而不是總的輸出。

電流鏡像能夠用于將電流從一個(gè)分段可操作地耦合到另一分段，而不將分段直接連接。術(shù)語(yǔ)耦合以及可操作地耦合應(yīng)解釋為包括使用中間組件，諸如級(jí)聯(lián)晶體管或電流鏡像，以便在實(shí)際的電路中實(shí)現(xiàn)改進(jìn)的線性度或凈空。

在分段DAC的運(yùn)行中，能夠觀察到：

1)提供了控制具有第一段、第二段和第三段的分段DAC的方法。第一段由S1個(gè)電阻器的串形成。DAC的第二段產(chǎn)生電流S2.I，其中電流I指向第三段。電流A.I指向第一段的第C個(gè)抽頭(其中0≤C≤S1)。電流B.I指向緊接在第C個(gè)抽頭之前或之后(C-1或C+1)的抽頭。

2)電流AI和BI之和等于(S2-1)I。

3)在如上面的觀察1或2中闡述的方法中，待轉(zhuǎn)換的輸入字的值的增加(諸如增1)使得更多電流(諸如在增1情況下是+dI)被轉(zhuǎn)向到第一段的有源節(jié)點(diǎn)(第C+1個(gè)節(jié)點(diǎn))的最高有效位。

4)在前面的觀察中闡述的方法中，待轉(zhuǎn)換的輸入字的值的減小(例如，減一)使得第三段的電流轉(zhuǎn)向電路中的一個(gè)被操作而使電流從第一段的第C+1個(gè)節(jié)點(diǎn)轉(zhuǎn)向到第C個(gè)節(jié)點(diǎn)。

5)在如上文的觀察1至4中所闡述的方法中，當(dāng)?shù)谌蔚闹礵L達(dá)到最大值時(shí)，使得全部的電流轉(zhuǎn)向到第一段的第C+1個(gè)節(jié)點(diǎn)。第二段的已經(jīng)連接到第三段的電流源，第E個(gè)電流源，變得連接到第一段的第C+1個(gè)節(jié)點(diǎn)。

6)在觀察5的方法中，一旦第E個(gè)電流源已經(jīng)連接到第一段的第C+1個(gè)節(jié)點(diǎn)，第三段的電流轉(zhuǎn)向電路被設(shè)定成將電流轉(zhuǎn)向到第一段的第C個(gè)節(jié)點(diǎn)，并且第二段的另一個(gè)電流源被切換以提供其電流給第三段。

7)在如前面的觀察中的任一個(gè)所闡述的方法中，用于第二段的控制字的值的增一使得來自一個(gè)電流源的電流從第一段的第C個(gè)節(jié)點(diǎn)轉(zhuǎn)向到第C+1個(gè)節(jié)點(diǎn)。

8)在觀察7中所闡述的方法中，一旦來自第二段的全部電流A或B轉(zhuǎn)向到第C+1個(gè)節(jié)點(diǎn)并且來自第三段和任何后續(xù)段的全部電流被轉(zhuǎn)向到第C+1個(gè)節(jié)點(diǎn)，到第C個(gè)節(jié)點(diǎn)的開關(guān)可以斷開(高阻抗)并且到第C+2個(gè)節(jié)點(diǎn)的開關(guān)閉合。因此，實(shí)際上，C的值增一。

9)在如前面的觀察中的任一個(gè)所闡述的方法中，根據(jù)該方法的控制邏輯能夠在邏輯或存儲(chǔ)器中練習(xí)和闡述，使得對(duì)于任何任意的輸入字，選擇用于第一段、第二段和第三段的正確的控制字。

10)當(dāng)各段單獨(dú)地或者組合地達(dá)到最小值時(shí)，執(zhí)行前面的觀察中的任一個(gè)的方法，其中類似的電流轉(zhuǎn)向，但是適當(dāng)?shù)貜墓?jié)點(diǎn)C+1到C，或者從節(jié)點(diǎn)C到C-1。

11)在如前面的觀察中的任一個(gè)所闡述的方法中，用于轉(zhuǎn)換輸入字的最高有效部分的段的控制字dm是根據(jù)輸入字來計(jì)算的，dm＝d_IN/2^N-M的整數(shù)部分，其中N是輸入字的長(zhǎng)度，M是第一段所轉(zhuǎn)換的位數(shù)。

12)在觀察11所述的方法中，第一段是具有多個(gè)節(jié)點(diǎn)的電阻器串DAC，并且在任意時(shí)間僅有兩個(gè)節(jié)點(diǎn)被供給電流，所述節(jié)點(diǎn)是連續(xù)的(例如，在值為R的電阻器的相對(duì)側(cè))。

13)如前面的觀察中的任一個(gè)所闡述的方法，其中用于第二段的控制字遵從在表2或3中闡述的邏輯，取決于控制字dm是偶數(shù)還是奇數(shù)。

14)如前面的觀察中的任一個(gè)所闡述的方法，其中用于第三段的控制字遵從在表4或5中闡述的邏輯，取決于控制字dl是偶數(shù)還是奇數(shù)。

15)在第二段(如圖3所示)代表了最高有效子DAC的方法中，分流器/第三段代表了次最高有效子DAC，并且電阻器串代表了最低有效子DAC，控制子DAC，使得一旦來自第二段的電流已經(jīng)被導(dǎo)向電阻器串的節(jié)點(diǎn)S(dL是最大值)，該電流被轉(zhuǎn)向到節(jié)點(diǎn)S+1，以便din增加。

16)如觀察15中所闡述的方法，其中隨著來自第二級(jí)的電流被導(dǎo)線到電阻器串的底部節(jié)點(diǎn)G_ND，Ip的值增加。

因此，能夠提供用于與本文公開的分段數(shù)模轉(zhuǎn)換器一起使用的控制策略。