本發(fā)明是有關于一種栓鎖電路，且特別是有關于一種電流式邏輯栓鎖電路。

背景技術：

高速栓鎖電路(high-speedlatches)與觸發(fā)器(flip-flops)的應用相當廣泛。數(shù)字電路設計經(jīng)常利用高速栓鎖電路與觸發(fā)器作為數(shù)據(jù)取樣(datasampling)、儲存/維持數(shù)據(jù)等用途。其中，因為差動架構的電流式邏輯栓鎖電路(currentmodelogiclatch)(以下簡稱為栓鎖電路)具有操作速度快且可消除共模噪聲的優(yōu)點，高速用途的栓鎖電路經(jīng)常采用差動架構的電流式邏輯栓鎖電路。隨著電路設計的縮小化與高頻應用的需求，如何確保電流式邏輯栓鎖電路能正確無誤的取樣并栓鎖輸入信號，為不可忽視的議題。

技術實現(xiàn)要素：

本發(fā)明有關于一種栓鎖電路，可防止栓鎖電路受到時脈信號變化的影響而避免其干擾。

根據(jù)本發(fā)明的一方面，提出一種栓鎖電路，包含一對稱電路；一時脈接收電路，其接收相位相差180度的一第一時脈信號與一第二時脈信號；一電流產(chǎn)生電路，電連接于該對稱電路與該時脈接收電路，其提供一放電電流；一取樣電路，電連接于該電流產(chǎn)生電路，其因應該第一時脈信號的控制而接收一差動輸入信號并導通該放電電流；以及一保持電路，電連接于該電流產(chǎn)生電路，其因應該第二時脈信號的控制而導通該放電電流并產(chǎn)生一差動輸出信號。

為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實施例，并配合附圖，作詳細說明如下：

附圖說明

圖1繪示一種電流式邏輯栓鎖電路的示意圖。

圖2a是根據(jù)本發(fā)明實施例的電流式邏輯栓鎖電路的方塊圖。

圖2b是采用圖2a的架構的電流式邏輯栓鎖電路的示意圖。

圖3是理想差動輸入信號與在圖1、2b的電流式邏輯栓鎖電路上的輸入信號的波形圖。

圖4是理想差動輸出信號與在圖1、2b的電流式邏輯栓鎖電路上的差動輸出信號的波形圖。

其中，附圖標記：

栓鎖電路10、20、30

晶體管m1、m2、m3、m4、m5、m6、m7、m8、m9、m10

第一輸入節(jié)點sin1第二輸入節(jié)點sin2

第一輸入信號sin1第二輸入信號sin2

第一時脈信號vclk第二時脈信號vclk’

第一輸出節(jié)點sout1第二輸出節(jié)點sout2

差動輸出信號vout供應電壓vdd

接地電壓vss放電電流iss

柵極-源極電容c1、c2取樣電路21a

保持電路21b、31b電流產(chǎn)生電路23

來源電路23a、33a鏡像電路23b、33b

對稱復制電路25時脈接收電路27

取樣電路31a電流產(chǎn)生電路33

時脈接收電路37對稱復制電路35

寄生電容ca、cb

時點t1、t2、t3、t4、t5、t5、t7

線段c1、c2、c3、c4、c5、c6、c7、c11、c12、c13、c14、c15、c16、c17、c21、c22、c23、c24、c25、c26、c27

期間d1、d2、d3、d4、d5、d6

具體實施方式

請參照圖1，其繪示一種電流式邏輯栓鎖電路的示意圖。電流式邏輯栓鎖電路10由多個晶體管(開關元件)m1、m2、m3、m4、m5、m6、m7組成。電阻rd1連接于供應電壓vdd與晶體管m1的漏極間，電阻rd2連接于供應電壓vdd與晶體管m2的漏極間。在此實施例中，電阻rd1、rd2的電阻值相等。

晶體管m1、m2采用差動對結構，并交互耦接(cross-coupled)至晶體管m3、m4。晶體管m1的漏極連接至晶體管m4的漏極，以及晶體管m3的柵極；晶體管m2的漏極連接至晶體管m3的漏極，以及晶體管m4的柵極。

在圖1中，晶體管m1、m2共同形成取樣電路，晶體管m3、m4共同形成保持電路。晶體管m5、m6用于接收第一時脈信號vclk；晶體管m6用于接收第二時脈信號vclk，其中第一時脈信號vclk與第二時脈信號vclk’的相位相差180度。栓鎖電路10隨著第一時脈信號vclk與第二時脈信號vclk’而選擇性處于取樣模式或保持模式。此外，晶體管m7作為電流源，用于提供穩(wěn)定的放電電流iss。第一輸入節(jié)點sin1與第二輸入節(jié)點sin2分別接收彼此互補的第一輸入信號sin1與第二輸入信號sin2。第一輸入信號sin1與第二輸入信號sin2共同形成差動輸入信號vin。

第一時脈信號vclk為高位準(vclk＝1)時，晶體管m5導通，且晶體管m7產(chǎn)生的放電電流iss全部流經(jīng)取樣電路。因此，栓鎖電路10處于取樣模式。在取樣模式，位于取樣電路的晶體管m1、m2感測(sense)并追蹤(track)差動輸入信號(vin)。

第一時脈信號vclk為低位準(vclk＝0)，且第二時脈信號vclk'為高位準(vclk'＝1)時，晶體管m6導通，且晶體管m7產(chǎn)生的放電電流iss全部流經(jīng)保持電路。因此，栓鎖電路10處于保持模式。當栓鎖電路10在保持模式時，保持電路(m3、m4)對取樣電路(m1、m2)的輸出取樣。

為便于說明，此處將差動輸入信號vin定義為第一輸入節(jié)點sin1的電壓與第二輸入節(jié)點sin2的電壓間的電壓差。當?shù)谝惠斎牍?jié)點sin1的電壓高于第二輸入節(jié)點sin2的電壓時，差動輸入信號vin為正電壓。當?shù)谝惠斎牍?jié)點sin1的電壓低于第二輸入節(jié)點sin1的電壓時，差動輸入信號vin為負電壓。取樣電路與取樣電路在第一輸出節(jié)點sout1的電壓與第二輸出節(jié)點sout2的電壓間的電壓差則定義為差動輸出信號vout。

以下分別說明栓鎖電路10在取樣模式與保持模式的運作方式。當栓鎖電路10在取樣模式時，差動輸入信號vin為正電壓(第一輸入節(jié)點sin1的電壓高于第二輸入節(jié)點sin2的電壓)；當栓鎖電路10在保持模式時，差動輸入信號vin為負電壓(第一輸入節(jié)點sin1的電壓低于第二輸入節(jié)點sin2的電壓)。此處以on代表晶體管為導通；以off代表晶體管為關閉；以h代表邏輯位準為1(電壓為高位準)；并以l代表邏輯位準為0(電壓為低位準)。

首先說明差動輸入信號vin為正電壓(栓鎖電路為取樣模式)的情形。表1說明在取樣模式下的栓鎖電路，若差動輸入信號vin為正電壓，將導致取樣電路內的節(jié)點電壓與晶體管的導通模式產(chǎn)生變化。

表1

晶體管m1因為第一輸入節(jié)點sin1的電壓較高而導通，使放電電流iss流經(jīng)晶體管m1。因此，晶體管m1的漏極(第一輸出節(jié)點sout1)的電壓由高位準(vdd)下降至低位準(vdd-iss×rd)。另一方面，晶體管m2因為第二輸入節(jié)點的sin2的電壓較低而關閉(cutoff)，并無電流流經(jīng)晶體管m2。也因此，與晶體管m2的漏極相連的第二輸出節(jié)點sout2的電壓仍維持在高位準(vdd)。

當取樣電路對差動輸入信號vin取樣，并在第一輸出節(jié)點sout1與第二輸出節(jié)點sout2產(chǎn)生電壓后，取樣電路會維持(追蹤)在前一個階段的數(shù)據(jù)。接著，栓鎖電路10會因為第二時脈信號vclk'切換為高位準而進入保持模式。表2說明在保持模式下的栓鎖電路10，若差動輸入信號vin為正電壓，將導致保持電路內的節(jié)點電壓與晶體管的導通模式產(chǎn)生變化。

表2

根據(jù)上述說明可以得知，在保持模式的初期，第一輸出節(jié)點sout1的電壓(vdd-iss×rd)較第二輸出節(jié)點sout2的電壓(vdd)更低。即，第二輸出節(jié)點sout2的電壓(vdd)較第一輸出節(jié)點sout1的電壓(vdd-iss×rd)的電壓高。連帶的，因為晶體管m3的柵極連接至第一輸出節(jié)點sout1的緣故，晶體管m3會因為柵極上低位準電壓而關閉。在此同時，第二輸出節(jié)點sout2維持在高位準(vdd)，因為晶體管m4的柵極連接至第二輸出節(jié)點sout2的緣故，晶體管m4會因為柵極上的高位準電壓而導通。連帶的，第一輸出節(jié)點sout1的電壓在保持模式將維持在低位準(vdd-iss×rd)。

其次說明差動輸入信號vin為負電壓(栓鎖電路為保持模式)的情形。表3說明在保持模式下的栓鎖電路，若差動輸入信號vin為負電壓，將導致取樣電路內的節(jié)點電壓與晶體管的導通模式產(chǎn)生變化。

表3

晶體管m1因為第一輸入節(jié)點sin1的電壓較低而關閉，此時無電流流經(jīng)晶體管m1。因此，晶體管m1的漏極(第一輸出節(jié)點sout1)的電壓處于高位準(vdd)。另一方面，晶體管m2則因為第二輸入節(jié)點的sin2的電壓較高而導通。此時放電電流iss由晶體管m2流過，導致晶體管m2的漏極(第二輸出節(jié)點sout2)的電壓由高位準(vdd)下降至低位準(vdd-iss×rd)。

取樣電路在對差動輸入信號vin取樣并在第一輸出節(jié)點sout1與第二輸出節(jié)點sout2產(chǎn)生電壓后，取樣電路會追蹤(track)上一個階段的數(shù)據(jù)(即，追蹤期間)。接著，栓鎖電路10會因為第二時脈信號vclk'切換為高位準而進入保持模式。表4為保持模式下的取樣電路，若差動輸入信號vin為負電壓，將導致取樣電路內的節(jié)點電壓與晶體管的導通模式產(chǎn)生變化。

表4

在保持模式的初期，第一輸出節(jié)點sout1的電壓為高位準(vdd)，且第二輸出節(jié)點sout2的電壓為低位準(vdd-iss×rd)。在保持模式時，晶體管m3因為柵極連接至第一輸出節(jié)點sout1的緣故而導通。此時，第二輸出節(jié)點sout2在保持模式維持為低位準(vdd-iss×rd)，且晶體管m4因為柵極連接至第二輸出節(jié)點sout2的緣故而關閉，進而使第一輸出節(jié)點sout1的電壓在保持模式維持為高位準(vdd)。

然而，在節(jié)點s1與第一輸入節(jié)點sin1間的柵極-源極電容(gate-sourcecapacitance)c1，以及在節(jié)點s1與第二輸入節(jié)點sin2間的柵極-源極電容c2，卻會對栓鎖電路10的運作產(chǎn)生影響。當晶體管m1為關閉時，分支電流可能流經(jīng)第一輸入節(jié)點sin1與節(jié)點s1間的柵極-源極電容c1，進而影響第一輸入節(jié)點sin1的電壓。同樣的，在晶體管m2關閉時，分支電流可能流經(jīng)第二輸入節(jié)點sin2與節(jié)點s1間的柵極-源極電容c2，并對第二輸入節(jié)點sin2的電壓產(chǎn)生影響。易言之，差動輸入信號vin會受到干擾。

如上所述，時脈信號vclk/vclk'的變化會被耦合至第一輸入節(jié)點sin1與第二輸入節(jié)點sin2，導致取樣電路取樣的差動輸入信號vin受到干擾(形成抖動)。也因為此種抖動現(xiàn)象，由保持電路栓鎖而產(chǎn)生的差動輸出信號vout會形成偏差。隨著差動輸入信號vin的電壓變小，且時脈信號vclk/vclk'的切換頻率增加，此種干擾的現(xiàn)象也會更加顯著。

請參見圖2a，其為另一種電流式邏輯栓鎖電路的方塊圖。在此圖中，栓鎖電路20包含取樣電路21a、保持電路21b、電流產(chǎn)生電路23、時脈接收電路27，以及對稱復制電路25(對稱電路)。其中，電流產(chǎn)生電路23進一步包含來源電路23a與鏡像電路23b。對稱復制電路25與時脈接收電路27均連接至接地電壓vss。對稱復制電路25持續(xù)保持導通模式，進而使來源電路23a與鏡像電路23b能基于相同的基準電壓(vref)而運作。

取樣電路21a與保持電路21b連接于彼此，并一起連接至供應電壓vdd。取樣電路21a用于接收差動輸入信號vin，保持電路21b則用于產(chǎn)生差動輸出信號vout。

電流產(chǎn)生電路23內的來源電路23a與鏡像電路23b均用于接收偏壓vbias，鏡像電路23b內的鏡像電流是參考在來源電路23a的來源電流而產(chǎn)生。來源電路23a與鏡像電路23b的設計不需要完全相同，且本案所屬技術領域的技術人員可彈性修改來源電路23a與鏡像電路23b的設計。一般說來，來源電流的電流值會小于鏡像電流的電流值，并大約是鏡像電流的一個倍率因子(n)，其中n可能等于0.5、0.1…或0.05。易言之，鏡像電流的電流值相當于來源電流的多倍。來源電路23a電連接于對稱復制電路25。鏡像電路23b同時電連接于取樣電路21a、保持電路21b與時脈接收電路27。

請參見圖2b，其系采用圖2a的架構的栓鎖電路的示意圖。在此圖中，栓鎖電路30包含取樣電路31a、保持電路31b、電流產(chǎn)生電路33、時脈接收電路37，以及對稱復制電路35。取樣電路31a運作于取樣模式，而保持電路31b運作于保持模式。此外，栓鎖電路30內可能存在寄生電容ca、cb。

取樣電路31a包含用于接收差動輸入信號vin的晶體管m1、晶體管m2。保持電路31b包含晶體管m3、晶體管m4。晶體管m1、m2形成取樣電路，用于接收差動輸入信號vin；晶體管m3、m4形成保持電路31b。在栓鎖電路30中，取樣電路31a與保持電路31b的運作方式與圖1類似，故此處不再重述。

電流產(chǎn)生電路33包含來源電路33a與鏡像電路33b。其中來源電路33a用于產(chǎn)生電流值為(1/n×iss)的來源電流，而鏡像電路33b對應生成電流值為iss的鏡像電流。在栓鎖電路30中，電流產(chǎn)生電路33并未直接連接至接地電壓vss。電流產(chǎn)生電路33的鏡像電路33b連接于取樣電路31a、保持電路31b與時脈接收電路37間。

來源電路33a包含晶體管m9，晶體管m9的漏極與柵極互相連接，并接收偏壓vbias。鏡像電路33b包含晶體管m7、晶體管m8。其中，晶體管m7電連接于取樣電路31a。晶體管m7因為偏壓vbias而導通，并用于產(chǎn)生第一鏡像電流。晶體管m8電連接于保持電路31b。晶體管m8因為偏壓vbias而導通，并用于產(chǎn)生第二鏡像電流。第一鏡像電流與第二鏡像電流的電流值(iss)實質相等于來源電流的電流值(1/n×iss)的倍數(shù)。

時脈接收電路37包含晶體管m5、晶體管m6。當?shù)谝粫r脈信號vclk為高位準時，晶體管m5導通、晶體管m6關閉。此時，第一鏡像電流用來做為放電電流iss，放電電流iss由供應電壓vdd流經(jīng)取樣電路31a、晶體管m7，再經(jīng)由晶體管m5流至接地電壓vss。因此，栓鎖電路30將處于取樣模式。

當?shù)诙r脈信號vclk’為高位準時，晶體管m5關閉、晶體管m6導通。此時，第二鏡像電流用來做為放電電流iss，放電電流iss由供應電壓vdd流經(jīng)保持電路31b、晶體管m8，再經(jīng)由晶體管m6流至接地電壓vss。因此，栓鎖電路30將處于保持模式。

對稱復制電路35連接在來源電路33a與接地電壓vss間。藉由對稱復制電路35串接的晶體管，晶體管m9與晶體管m7、m8能在相同電壓位準(參考電壓vref)的基礎上運作。即，節(jié)點s3、s4、s5的電壓均維持在參考電壓(vref)。因此，可形成對稱的電流鏡配置。如圖2b所示，對稱復制電路35包含晶體管m10。晶體管m10的漏極電連接至晶體管m9的源極；晶體管m10的柵極電連接至供應電壓vdd；且，晶體管m10的源極電連接至接地電壓vss。因此，晶體管m10維持在導通模式，并使節(jié)點s5的電壓等于參考電壓(vref)。

因為晶體管m10維持導通的緣故，來源電路33a是基于晶體管m10的漏極、源極間的電壓差而操作。因為晶體管m5與晶體管m6會輪流導通的緣故，鏡像電路33b的操作可能會基于晶體管m5或晶體管m6之一者的漏極、源極間的電壓差。因此，節(jié)點s3與s4的電壓會輪流等于參考電壓(vref)。

當栓鎖電路30處于取樣模式時，晶體管m5導通且晶體管m6關閉。因此，節(jié)點s3的電壓等于參考電壓(vref)。連帶的，當栓鎖電路30處于取樣模式時，鏡像電路33b的操作會以晶體管m6的漏極、源極間的電壓差為基礎。

另一方面，當栓鎖電路30處于保持模式時，晶體管m5關閉，且晶體管m6導通。因此，節(jié)點s4的電壓等于參考電壓(vref)。連帶的，當栓鎖電路30處于保持模式時，鏡像電路會以晶體管m6的漏極、源極間的電壓差為基礎。

因此，在栓鎖電路30中，來源電路33a與鏡像電路33b同樣基于參考電壓(vref)而操作。參考電壓(vref)相當于，導通的晶體管的漏極、源極間的電壓差。

在此實施例中，時脈接收電路37并不會直接連接至取樣電路31a與保持電路31b，而是透過鏡像電路33b而間接連接至取樣電路31a與保持電路31b。也就是說，鏡像電路33b提供了屏障與阻隔的效果，防止差動輸入信號vin直接受到時脈信號vclk/vclk'的影響。晶體管m7可降低取樣電路31a內的晶體管m1、m2受到第一時脈信號vclk的耦合影響；晶體管m8可降低保持電路31b內的晶體管m3、m4受到第二時脈信號vclk'的耦合影響。

請參見圖3，其系理想差動輸入信號與在圖1、2b的栓鎖電路上的差動輸入信號的波形圖。依據(jù)由上而下的順序，此圖式的三組波形分別為，理想的差動輸入信號vin_ideal波形、圖1的栓鎖電路10的差動輸入信號vin波形，以及圖2b的栓鎖電路30的差動輸入信號vin波形。虛線代表時脈信號vclk/vclk'發(fā)生切換(由低位準變?yōu)楦呶粶剩蚴怯筛呶粶首優(yōu)榈臀粶?的時點。由此圖式可以看出，每逢時脈信號vclk/vclk'切換時，差動輸入信號vin均發(fā)生抖動現(xiàn)象。

時點t1、t2、t3、t4對應于差動輸入信號vin為低位準的情形。在時點t1，理想的差動輸入信號vin_ideal的電壓應為675mv(如線段c1所示)。受到時脈信號vclk/vclk'的電壓變換所影響，栓鎖電路10在時點t1的差動輸入信號vin的電壓約在695mv與640mv間變動(如線段c11所示)。也就是說，栓鎖電路10的差動輸入信號vin在時點t1的變化范圍約為45mv。另一方面，對栓鎖電路30而言，差動輸入信號vin的電壓在時點t1的變動范圍約在684mv與668mv間變動(如線段c21所示)。也就是說，栓鎖電路30的差動輸入信號vin在時點t1的變化范圍約為16mv。

栓鎖電路10、30在時點t2、t3、t4的理想的差動輸入信號vin_ideal的電壓應為675mv(如線段c2、c3、c4所示)。此時，栓鎖電路10的差動輸入信號vin(如線段c12、c13、c14所示)的變動范圍為50mv，而栓鎖電路30的差動輸入信號vin的變動范圍為15mv(如線段c22、c23、c24所示)。亦即，相較于栓鎖電路10而言，時脈信號vclk/vclk'的變化對于栓鎖電路30的差動輸入信號vin的影響明顯變小。因此，圖2b所采用的，利用電流產(chǎn)生電路減少來自時脈接收電路的干擾的架構，確實能阻隔時脈信號vclk/vclk'對低位準的差動輸入信號vin產(chǎn)生影響。

時點t5、t6、t7對應于差動輸入信號vin為高位準的情形。在時點t5，差動輸入信號vin的電壓應為720mv(如線段c5所示)。

時脈信號vclk/vclk'的變換會產(chǎn)生抖動的現(xiàn)象。受到時脈信號vclk/vclk'轉換的影響，栓鎖電路10的差動輸入信號vin的電壓，在時點t5約在690mv與730mv間變動(如線段c15所示)。也就是說，栓鎖電路10的差動輸入信號vin在時點t5的變化范圍約為40mv。相較之下，栓鎖電路30的差動輸入信號vin在時點t5的變動范圍，則維持在710mv與722mv間(如線段c25所示)。也就是說，栓鎖電路30的差動輸入信號vin在時點t5的變化范圍縮小至12mv。由此可以看出，栓鎖電路30能降低時脈信號vclk/vclk'對差動輸入信號vin的影響幅度。

同樣的，栓鎖電路10、30在時點t6、t7的理想的差動輸入信號vin_ideal的電壓維持在720mv(如線段c6、c7所示)。此時，栓鎖電路10的差動輸入信號vin(如線段c16、c17所示)的變化范圍約為30mv。另一方面，栓鎖電路30的差動輸入信號vin在時點t6、t7的變化范圍約為15mv(如線段c26、c27所示)。

承上，相較于栓鎖電路10的差動輸入信號vin的變化而言，時脈信號vclk的變化對于栓鎖電路30的差動輸入信號vin的影響明顯變小。因此，圖2b所采用的，利用電流產(chǎn)生電路減少來自時脈接收電路的干擾的架構，確實能阻隔時脈信號vclk/vclk'對高位準的差動輸入信號vin產(chǎn)生影響。

請參見圖4，其系理想差動輸出信號與在圖1、2的栓鎖電路上的差動輸出信號的波形圖。依據(jù)由上而下的順序，此圖的三組差動輸出信號波形分別對應于：理想的差動輸出信號vout_ideal、圖1的栓鎖電路10的差動輸出信號vout-_ideal，以及圖2的栓鎖電路30的差動輸出信號vout。圖4所示的波形可以透過取樣觸發(fā)器得出。該取樣觸發(fā)器可以采用成對的背對背栓鎖器(apairofback-to-backlatches)，并具有與取樣時脈相位反向的連線。

在期間d1，理想差動輸出信號vout_ideal的電壓高于0v，代表差動輸出信號的邏輯應對應于1。栓鎖電路10在期間d1的差動輸出信號卻低于0v，代表差動輸出信號vout的邏輯對應于0。栓鎖電路30在期間d1的差動輸出信號vout高于0v，代表差動輸出信號vout的邏輯能正確地對應于1。亦即，栓鎖電路10產(chǎn)生錯誤邏輯的差動輸出信號vout，栓鎖電路30卻能產(chǎn)生正確邏輯的差動輸出信號vout。在圖4中，栓鎖電路10無法在期間d2、d3、d4產(chǎn)生邏輯為1的差動輸出信號vout，而栓鎖電路30可以在期間d2、d3、d4正確地產(chǎn)生邏輯為1的差動輸出信號vout的情形。

在期間d5，理想差動輸出信號vout_ideal的電壓低于0v，代表差動輸出信號vout的邏輯應對應于0。栓鎖電路10在期間d5的差動輸出信號vout卻高于0v，代表差動輸出信號vout的邏輯對應于1。栓鎖電路30在期間d5的差動輸出信號vout低于0v，代表差動輸出信號vout的邏輯能夠正確地對應于0。亦即，栓鎖電路10在期間d5產(chǎn)生錯誤邏輯的差動輸出信號vout，栓鎖電路30卻能在期間d5產(chǎn)生正確邏輯的差動輸出信號vout。同樣的，栓鎖電路10無法在期間d6正確地產(chǎn)生邏輯為0的差動輸出信號vout，而栓鎖電路30可以在期間d6正確地產(chǎn)生邏輯為0的差動輸出信號vout。由圖4可以看出，栓鎖電路30的差動輸出信號vout的準確度較高。

進一步觀察拴鎖電路10可能產(chǎn)生誤判的情形可以看出，當差動輸出信號vout的切換速度較為頻繁時，栓鎖電路10更容易產(chǎn)生錯誤。如前所述，差動輸出信號vout自拴鎖電路輸出。因此，栓鎖電路30較適合用于幅度較小且高頻(例如：14gigabit/sec)的差動輸入信號vin的情形。

綜上所述，雖然本發(fā)明已以較佳實施例公開如上，但其并非用以限定本發(fā)明。本發(fā)明所屬技術領域的技術人員，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與修改。因此，本發(fā)明的保護范圍當視后附的權利要求保護范圍所界定者為準。