本發(fā)明涉及模擬集成電路設計技術領域，特別涉及一種基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器。

背景技術：

近年來醫(yī)療電子技術的快速發(fā)展和物聯(lián)網的興起，大大的促進了傳感器及其接口電路的發(fā)展。在醫(yī)療電子領域中，如生物體植入芯片，通常要求能正常穩(wěn)定地運行幾年甚至幾十年，因此芯片傳感器接口電路功耗問題是設計的關鍵所在。這要求傳感器接口電路能在極低電壓環(huán)境下正常工作并且消耗極低功耗。然而隨著深亞微米半導體工藝的快速發(fā)展，使得低壓模擬電路設計遇到了困難，比如更低的供電電壓，本征增益降低，失調增大，噪聲以及動態(tài)范圍變小等問題。

在上述應用背景下，傳統(tǒng)的基于飽和區(qū)的模擬電路設計方法將很難繼續(xù)滿足要求。因為傳統(tǒng)的飽和區(qū)設計方法，MOS管需要一定電壓才能開啟，而在低供電電壓環(huán)境下MOS管很難開啟并提供一定電壓動態(tài)范圍；另一方面，飽和區(qū)的設計電流一般在μA級別，這不符合可植入式生物芯片極低功耗的要求。

為了解決上述問題，近幾年出現(xiàn)了采用襯底驅動MOS管工作在亞閾值區(qū)進行放大器設計。這種放大器稱為亞閾值襯底驅動運算跨導放大器，其電路結構例如圖1所示。這種放大器通過襯底驅動技術保證MOS管在低壓下恒定開啟，通過使其工作在亞閾值區(qū)以保證放大器功耗在納瓦量級。但是這種放大器存在嚴重的低頻噪聲和失調問題。亞閾值襯底驅動運算跨導放大器一般處理的信號帶寬為幾十至上百Hz，在這樣的低頻下，基于CMOS工藝的放大器有很大的1/f噪聲。一般1/f噪聲的拐點在1kHz左右，在幾十Hz處的噪底可以達到幾μV/sqrt(Hz)，而失調電壓可以達到10mV量級。過大的1/f噪聲會導致電路的信噪比下降，考慮到噪聲優(yōu)化時，為了達到一定的信噪比，放大器的功耗會大大增加。所以無論從電路精度還是功耗來說，亞閾值襯底驅動運算跨導放大器的1/f噪聲是設計者不得不面對的一個重點和難點問題。

綜上，傳統(tǒng)亞閾值襯底驅動運算跨導放大器存在以下不足：

1.1/f噪聲過大，一般1/f噪聲的拐點在1kHz左右，在幾十Hz處的噪底可以達到幾μV/sqrt(Hz)，大大降低電路的信噪比。

2.失調電壓大，影響電路精度。

3.1/f噪聲高導致噪聲優(yōu)化的同時，放大器功耗會增大。

技術實現(xiàn)要素：

本發(fā)明旨在至少解決上述技術問題之一。

為此，本發(fā)明的目的在于提出一種基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器，該放大器通過第一和第二斬波開關可減少亞閾值襯底驅動運算跨導放大器中的1/f噪聲和失調，從而獲得更好噪聲性能，具有廣闊的應用前景。

為了實現(xiàn)上述目的，本發(fā)明的實施例提出了一種基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器，包括：襯底驅動運算跨導放大器和第一斬波開關和第二斬波開關，其中，所述襯底驅動運算跨導放大器包括輸入差分對、折疊共源共柵構成的輸出阻抗級及電流源，所述輸入差分對由PMOS管M1和PMOS管M2組成，所述輸入差分對的襯底端接到輸入信號，而柵端被固定偏置到地，所述M1和M2的漏端分別與電流源管M10和電流源管M9的漏端連接，所述M1和M2的源端與電流源管M11的漏端連接，所述折疊共源共柵構成的輸出阻抗級由NMOS管M3、NMOSM4以及PMOS管M5、PMOS管M6構成，其中NMOS管M3、NMOS管M4的源端分別與電流源管M9、電流源管M10的漏端連接，PMOS管M5、PMOS管M6的源端與電流源管M7、電流源管M8的漏端連接；所述M7、M8的柵端與所述M5和M3的漏端連接，所述電流源用于為放大器提供恒定偏置電流。所述第一斬波開關位于所述輸入差分對的襯底端，所述第二斬波開關位于所述M3和M4的源端；其中，輸入信號經過所述第一斬波開關被斬波調制進入放大器進行放大，放大后的信號經過所述第二斬波開關時被所述第二斬波開關進行斬波解調后回到原始頻率，經過放大進入輸出端，所述放大器本身所產生的失調電壓和1/f噪聲被所述第二斬波開關進行斬波調制，以進行輸入信號、失調及噪聲的分離。

另外，根據(jù)本發(fā)明上述實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器還可以具有如下附加的技術特征：

在一些示例中，所述第一斬波開關和第二斬波開關均由低壓開關組成。

在一些示例中，所述第一斬波開關和第二斬波開關的尺寸一致。

在一些示例中，襯底驅動運算跨導放大器中所有的MOS管均工作在亞閾值區(qū)。

在一些示例中，所述襯底驅動運算跨導放大器中所有的MOS管的功耗為納瓦量級。

在一些示例中，所述PMOS管M1和PMOS管M2均為標準的CMOS工藝的PMOS管。

根據(jù)本發(fā)明實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器，具有如下優(yōu)點：

1.采用標準CMOS工藝實現(xiàn)，易于集成，成本低。

2.1/f噪聲被顯著消除，具有很低的低頻噪底。

3.失調電壓能從10mV量級壓制到1mV左右。

4.通過斬波開關壓制1/f噪聲，使得到相同信噪比所需功耗大大減小。

本發(fā)明的附加方面和優(yōu)點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發(fā)明的實踐了解到。

附圖說明

本發(fā)明的上述和/或附加的方面和優(yōu)點從結合下面附圖對實施例的描述中將變得明顯和容易理解，其中：

圖1是傳統(tǒng)亞閾值襯底驅動運算跨導放大器的電路圖；

圖2是根據(jù)本發(fā)明實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器的結構框圖；

圖3是根據(jù)本發(fā)明一個實施例基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器的電路圖；以及

圖4是傳統(tǒng)亞閾值襯底驅動運算跨導放大器與本發(fā)明實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器的輸入?yún)⒖荚肼晫Ρ葓D；以及

圖5是傳統(tǒng)亞閾值襯底驅動運算跨導放大器與本發(fā)明實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器的失調電壓對比圖。

具體實施方式

下面詳細描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能理解為對本發(fā)明的限制。

在本發(fā)明的描述中，需要理解的是，術語“中心”、“縱向”、“橫向”、“上”、“下”、“前”、“后”、“左”、“右”、“豎直”、“水平”、“頂”、“底”、“內”、“外”等指示的方位或位置關系為基于附圖所示的方位或位置關系，僅是為了便于描述本發(fā)明和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構造和操作，因此不能理解為對本發(fā)明的限制。此外，術語“第一”、“第二”僅用于描述目的，而不能理解為指示或暗示相對重要性。

在本發(fā)明的描述中，需要說明的是，除非另有明確的規(guī)定和限定，術語“安裝”、“相連”、“連接”應做廣義理解，例如，可以是固定連接，也可以是可拆卸連接，或一體地連接；可以是機械連接，也可以是電連接；可以是直接相連，也可以通過中間媒介間接相連，可以是兩個元件內部的連通。對于本領域的普通技術人員而言，可以具體情況理解上述術語在本發(fā)明中的具體含義。

以下結合附圖描述根據(jù)本發(fā)明實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器。

圖2是根據(jù)本發(fā)明一個實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器的結構框圖。圖3是根據(jù)本發(fā)明一個實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器的電路圖。如圖2所示，并結合圖3，該基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器100，包括：襯底驅動運算跨導放大器110|、第一斬波開關120和第二斬波開關130。

其中，如圖3所示，襯底驅動運算跨導放大器110包括輸入差分對111、折疊共源共柵構成的輸出阻抗級112及電流源113。輸入差分對111由PMOS管M1和PMOS管M2組成，輸入差分對111的襯底端接到輸入信號，而柵端被固定偏置到地，M1和M2的漏端分別與電流源管M10和電流源管M9的漏端連接，M1和M2的源端與電流源管M11的漏端連接。折疊共源共柵構成的輸出阻抗級112由NMOS管M3、NMOSM4以及PMOS管M5、PMOS管M6構成，其中NMOS管M3、NMOS管M4的源端分別與電流源管M9、電流源管M10的漏端連接，PMOS管M5、PMOS管M6的源端與電流源管M7、電流源管M8的漏端連接；M7、M8的柵端與M5和M3的漏端連接。電流源113用于為放大器100提供恒定偏置電流。

在本發(fā)明的一個實施例中，襯底驅動運算跨導放大器110中所有的MOS管均工作在亞閾值區(qū)。更為具體地，襯底驅動運算跨導放大器110中所有的MOS管的功耗為納瓦量級。

在本發(fā)明的一個實施例中，例如，PMOS管M1和PMOS管M2均為標準的CMOS工藝的PMOS管，無需進行特殊工藝處理，從而易于集成，節(jié)省成本。

第一斬波開關120(即圖3中的斬波開關CH1)位于輸入差分對111的襯底端，第二斬波開關130(即圖3中的斬波開關CH2)位于NMOS管M3和NMOS管M4的源端。在一些示例中，例如，第一斬波開關120和第二斬波開關130均由低壓開關組成，以適應低電壓工作環(huán)境。更為具體地，第一斬波開關120和第二斬波開關130的尺寸一致。

具體地，輸入信號經過第一斬波開關120被斬波調制進入放大器110進行放大，放大后的信號經過第二斬波開關130時被第二斬波開關130進行斬波解調后回到原始頻率，之后信號經過放大進入輸出端，放大器110本身所產生的失調電壓和1/f噪聲被第二斬波開關130進行斬波調制，從而實現(xiàn)輸入信號、失調及噪聲的分離，降低噪底。

在一些示例中，例如，本發(fā)明實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器，采用標準180nm CMOS工藝設計，其工作電壓為0.5V，其斬波時鐘頻率應大于信號帶寬的2倍以上，同時，為了減少直流增益的降低，斬波時鐘頻率應小于放大器帶寬的1/2，優(yōu)選地，斬波時鐘頻率為3.2kHz?；诖?，該基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器的消耗功耗為353.6nA。

作為具體的示例，圖4是傳統(tǒng)亞閾值襯底驅動運算跨導放大器與本發(fā)明實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器的等效輸入噪聲對比圖。其中，線條1為傳統(tǒng)亞閾值襯底驅動運算跨導放大器的仿真結果，線條2為本發(fā)明實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器的仿真結果。根據(jù)圖4的仿真結果可知，本發(fā)明實施例的放大器可以顯著消除低頻1/f噪聲，噪底低至380nV/sqrt(Hz)。圖5是傳統(tǒng)亞閾值襯底驅動運算跨導放大器與本發(fā)明實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器的失調電壓對比圖。據(jù)圖5可知，原始放大器的失調標準偏差為2.7mV，失調為8.1mV，而本發(fā)明實施例的放大器的失調標準偏差為362.5μV，失調為1mV，失調電壓被壓制了7.45倍。

本發(fā)明實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器的結構及其主要功能可概述為：該基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器主要包括兩大部分：襯底驅動運算跨導放大器和斬波開關。襯底驅動運算跨導放大器包括PMOS襯底驅動輸入差分對、折疊共源共柵構成的輸出阻抗級、以及由MOS管構成的電流源，其中所有的MOS管都工作在亞閾值區(qū)，實現(xiàn)極低供電電壓下消耗納瓦功耗。PMOS襯底驅動輸入差分對具有低電壓條件下軌到軌的輸入能力，實現(xiàn)輸入電壓信號轉換成電流信號的功能。折疊共源共柵構成的輸出阻抗級為放大器提供高輸出阻抗，同時讓電流信號轉換為電壓信號。由MOS管構成的電流源為放大器提供恒定偏置電流。斬波開關由低壓開關組成，通過斬波開關來減少亞閾值襯底驅動運算跨導放大器中的1/f噪聲和失調，以獲得更好噪聲性能。也即，本發(fā)明實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器解決了亞閾值襯底驅動運算跨導放大器失調和1/f噪聲的問題，其工作電壓可以低至0.5V，功耗可以低至360nA以下。因此，本發(fā)明實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器在醫(yī)療電子生物芯片和物聯(lián)網等領域具有廣闊的應用前景。

綜上，根據(jù)本發(fā)明實施例的基于斬波穩(wěn)定技術的亞閾值襯底驅動運算跨導放大器，具有如下優(yōu)點：

1.采用標準CMOS工藝實現(xiàn)，易于集成，成本低。

2.1/f噪聲被顯著消除，具有很低的低頻噪底。

3.失調電壓能從10mV量級壓制到1mV左右。

4.通過斬波開關壓制1/f噪聲，使得到相同信噪比所需功耗大大減小。

在本說明書的描述中，參考術語“一個實施例”、“一些實施例”、“示例”、“具體示例”、或“一些示例”等的描述意指結合該實施例或示例描述的具體特征、結構、材料或者特點包含于本發(fā)明的至少一個實施例或示例中。在本說明書中，對上述術語的示意性表述不一定指的是相同的實施例或示例。而且，描述的具體特征、結構、材料或者特點可以在任何的一個或多個實施例或示例中以合適的方式結合。

盡管已經示出和描述了本發(fā)明的實施例，本領域的普通技術人員可以理解：在不脫離本發(fā)明的原理和宗旨的情況下可以對這些實施例進行多種變化、修改、替換和變型，本發(fā)明的范圍由權利要求及其等同限定。