本發(fā)明涉及數(shù)字信號處理及通信領域，尤其涉及一種高速DAC同步方法及電路。

背景技術：

近年來，衛(wèi)星通信技術飛速發(fā)展，中繼衛(wèi)星、遙感衛(wèi)星、通信衛(wèi)星等衛(wèi)星的傳輸速率及帶寬也在逐日提高。傳統(tǒng)的調制解調技術已經不能滿足當前衛(wèi)星通信需要，因此研制出更高速的調制解調技術成為了衛(wèi)星應用技術的熱點。

隨著高速調制技術的發(fā)展，對調制器的硬件也提出了新的挑戰(zhàn)。作為調制器的核心元器數(shù)字模擬轉換器(Digital to analog converter，簡稱DAC)，成為了限制及制約調制器速度的一個關鍵。近年來高速DAC芯片不斷涌現(xiàn)，使得高速調制器性能逐漸提升，但其存在問題也較為明顯：多片高速DAC同時工作時，同步性難以保證；高速DAC對輸入時鐘穩(wěn)定性要求較高，多輸入時各路容易產生時鐘延遲。

綜上，目前亟需一種高速DAC的同步方法，用于解決高速DAC的同步輸出和時鐘延遲問題。

技術實現(xiàn)要素：

本發(fā)明實施例提供一種高速DAC的同步方法及電路，用于解決高速DAC的同步輸出和時鐘延遲問題。

本發(fā)明實施例提供的一種高速DAC的同步方法，包括：

步驟1：FPGA控制第一至第N高速DAC初始化，若確定所述第一至第N高速DAC中存在至少一個高速DAC初始化失敗，則復位所述第一至第N高速DAC；N為大于等于1的整數(shù)；

步驟2：所述FPGA監(jiān)測所述第一至第N高速DAC的同步狀態(tài)，若確定所述第一至第N高速DAC同步失敗，則控制鎖相環(huán)中的鑒相模塊對所述第一至第N高速DAC的輸入時鐘進行鑒相，并調整所述第一至第N高速DAC的輸入時鐘的相位差，重復所述步驟1，直到所述第一至第N高速DAC正確同步；

步驟3：所述FPGA控制所述鑒相模塊對所述第一至第N高速DAC的輸出時鐘進行鑒相，若確定所述第一至第N高速DAC的輸出時鐘的相位差在預設范圍內，則鑒相結束，否則返回所述步驟1；

步驟4：所述FPGA使用所述第一至第N高速DAC中任一高速DAC的輸出時鐘作為FPGA的數(shù)據(jù)時鐘，將數(shù)據(jù)傳輸給所述第一至第N高速DAC?？蛇x地，在所述步驟1之前，還包括：

步驟0：所述FPGA控制外部時鐘芯片產生時鐘，并監(jiān)測所述外部時鐘芯片的狀態(tài)，若確定所述外部時鐘芯片的初始化失敗，則對所述外部時鐘芯片復位。

可選地，所述FPGA調整所述第一至第N高速DAC的輸入時鐘的相位差，包括：

所述FPGA將所述第一至第N高速DAC的輸入時鐘中任一高速DAC的輸入時鐘作為參考時鐘，使用所述鑒相模塊計算出所述參考時鐘以外的其它輸入時鐘相對于所述參考時鐘的相位差；

所述FPGA根據(jù)所述參考時鐘以外的其它輸入時鐘相對于所述參考時鐘的相位差，對相位差大于相位差閾值的輸入時鐘進行相位補償。

可選地，所述鑒相模塊通過以下方式對所述第一至第N高速DAC的輸出時鐘進行鑒相：

所述鑒相模塊獲取所述FPGA對所述第一至第N高速DAC的輸出時鐘的采樣結果；

所述鑒相模塊將所述第一至第N高速DAC的輸出時鐘的采樣結果與目標時鐘進行異或，若結果為1，則計數(shù)器加1，并根據(jù)所述計數(shù)器的結果確定所述第一至第N高速DAC的輸出時鐘的相位差是否在預設范圍內。

可選地，第一至第N高速DAC為采樣率高于2GHz的DAC。

本發(fā)明實施例提供一種高速DAC同步電路，用于實現(xiàn)上述實施例中所述的同步方法，該電路包括：FPGA、鎖相環(huán)以及與所述FPGA連接的第一至第N高速DAC；所述第一至第N高速DAC分別通過對應的時鐘緩沖器與所述鎖相環(huán)連接。

本發(fā)明的上述實施例中，高速DAC同步方法包括步驟1至步驟4，具體為：步驟1：FPGA控制第一至第N高速DAC初始化，若確定所述第一至第N高速DAC中存在至少一個高速DAC初始化失敗，則復位所述第一至第N高速DAC；步驟2：所述FPGA監(jiān)測所述第一至第N高速DAC的同步狀態(tài)，若確定所述第一至第N高速DAC同步失敗，則控制鎖相環(huán)中的鑒相模塊對所述第一至第N高速DAC的輸入時鐘進行鑒相，并調整所述第一至第N高速DAC的輸入時鐘的相位差，重復所述步驟1，直到所述第一至第N高速DAC正確同步；步驟3：所述FPGA控制所述鑒相模塊對所述第一至第N高速DAC的輸出時鐘進行鑒相，若確定所述第一至第N高速DAC的輸出時鐘的相位差在預設范圍內，則鑒相結束，否則返回所述步驟1；步驟4：所述FPGA使用所述第一至第N高速DAC中任一高速DAC的輸出時鐘作為FPGA的數(shù)據(jù)時鐘，將數(shù)據(jù)傳輸給所述第一至第N高速DAC。本發(fā)明實施例分別對第一至第N高速DAC的輸入時鐘和輸出時鐘進行監(jiān)控，并且在檢測到輸入時鐘或輸出時鐘的相位差過大時，對輸入時鐘、輸出時鐘及第一至第N高速DAC進行相應操作，從而有效解決了第一至第N高速DAC的同步輸出問題及時鐘延遲問題。

本發(fā)明實施例采用單片F(xiàn)PGA完成整個同步過程，不僅降低了成本，而且提高了資源利用率；本發(fā)明實施例使用FPGA對鎖相環(huán)及第一至第N高速DAC進行控制，具有較好的靈活性和可擴展性；本發(fā)明實施例可以實時監(jiān)控第一至第N高速DAC的狀態(tài)，若初始化失敗則按步驟有序復位，避免了整個系統(tǒng)因復位不當而產生時序混亂；本發(fā)明實施例中，確定第一至第N高速DAC的輸出時鐘的相位差在預設范圍內，則鑒相結束，從而在雖有時鐘延時產生，但可以正常同步的情況下，不做進一步處理，有效節(jié)省了處理資源。

附圖說明

為了更清楚地說明本發(fā)明實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡要介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域的普通技術人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為調制器的結構示意圖；

圖2為本發(fā)明實施例提供的一種高速DAC同步方法所對應的流程示意圖；

圖3為本發(fā)明實施例提供的一種高速DAC同步電路示意圖。

具體實施方式

下面結合說明書附圖對本發(fā)明實施例做詳細描述。

本發(fā)明實施例提供一種高速DAC的同步方法及電路，用于解決高速DAC的同步輸出和時鐘延遲問題。

為使得本發(fā)明的發(fā)明目的、特征、優(yōu)點能夠更加的明顯和易懂，下面將結合本申請實施例中的附圖，對本申請實施例中的技術方案進行清楚、完整地描述，顯然，下面所描述的實施例僅僅是本發(fā)明的一部分實施例，而非全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其它實施例，都屬于本發(fā)明保護的范圍。

本發(fā)明的說明書和權利要求書及上述附圖中的術語“第一”、“第二”等是用于區(qū)別不同對象，而不是用于描述特定順序。此外，術語“包括”和“具有”以及它們任何變形，意圖在于覆蓋不排他的包括。例如包括了一系列步驟或單元的過程、方法、系統(tǒng)、產品或設備沒有限定于已列出的步驟或單元，而是可選地還包括沒有列出的步驟或單元，或可選地還包括對于這些過程、方法、產品或設備固有的其它步驟或單元。

基于高速DAC同步的重要意義，本申請發(fā)明人通過對高速DAC同步進行研究，發(fā)現(xiàn)現(xiàn)有的DAC同步的技術方案中是采用一片現(xiàn)場可編程門陣列模塊(Field Programmable Gate Array，簡稱FPGA)產生時鐘信號和控制信號，再使用另一片F(xiàn)PGA對時鐘相位等進行調整，以達到同步的目的。此方法存在以下缺點：1)采用兩片F(xiàn)PGA不但提升了成本，而且不能使資源得到充分的利用；2)時鐘線路復雜，使線路所導致的時鐘誤差增大；3)鑒相及時鐘延時調整頻繁，這樣不但占用系統(tǒng)資源過大而且對實時性造成影響。基于現(xiàn)有的高速DAC同步方法的不足，本發(fā)明實施例提出一種基于單片F(xiàn)PGA的高速DAC同步方法，從而為高速DAC同步提供一種新的思路和方法。

本發(fā)明實施例可應用于高速調制器中，解決信號產生時，多路DAC數(shù)據(jù)同步的問題。圖1為調制器的結構示意圖。如圖1所示，調制器可包括編碼模塊101、串并轉換模塊102、星座映射模塊103、成型濾波模塊104以及中頻信號生成模塊105。本發(fā)明實施例中的同步方法應用在中頻信號生成模塊中，用于完成將數(shù)字信號轉換成模擬信號，然后將模擬信號輸入到上變頻器106中，進而實現(xiàn)將輸入的基帶信號轉化為中頻輸出。

圖2為本發(fā)明實施例提供的一種高速DAC同步方法所對應的流程示意圖，如圖2所示，該方法包括：

步驟201：FPGA控制第一至第N高速DAC初始化，若確定所述第一至第N高速DAC中存在至少一個高速DAC初始化失敗，則復位所述第一至第N高速DAC；N為大于等于1的整數(shù)；

步驟202：所述FPGA監(jiān)測所述第一至第N高速DAC的同步狀態(tài)，若確定所述第一至第N高速DAC同步失敗，則控制鎖相環(huán)中的鑒相模塊對所述第一至第N高速DAC的輸入時鐘進行鑒相，并調整所述第一至第N高速DAC的輸入時鐘的相位差，重復所述步驟201，直到所述第一至第N高速DAC正確同步；

步驟203：所述FPGA控制所述鑒相模塊對所述第一至第N高速DAC的輸出時鐘進行鑒相，若確定所述第一至第N高速DAC的輸出時鐘的相位差在預設范圍內，則鑒相結束，否則返回所述步驟201；

步驟204：所述FPGA使用所述第一至第N高速DAC中任一高速DAC的輸出時鐘作為FPGA的數(shù)據(jù)時鐘，將數(shù)據(jù)傳輸給所述第一至第N高速DAC。隨后，第一至第N高速DAC同時輸出模擬信號到上變頻器。到此步驟，高速DAC同步完成。

本發(fā)明實施例分別對第一至第N高速DAC的輸入時鐘和輸出時鐘進行監(jiān)控，并且在檢測到輸入時鐘或輸出時鐘的相位差過大時，對輸入時鐘、輸出時鐘及第一至第N高速DAC進行相應操作，從而有效解決了第一至第N高速DAC的同步輸出問題及時鐘延遲問題。

本發(fā)明實施例中的第一至第N高速DAC均為采樣率高于2GHz的DAC。

本發(fā)明實施例中，在步驟1之前，還包括步驟0：所述FPGA控制外部時鐘芯片產生時鐘，并監(jiān)測所述外部時鐘芯片的狀態(tài)，若確定所述外部時鐘芯片的初始化失敗，則對所述外部時鐘芯片復位。也就是說，F(xiàn)PGA控制鎖相環(huán)，將外部時鐘芯片設置到需要的頻率，并監(jiān)測時鐘準備信號，若初始化失敗則復位鎖相環(huán)。

具體來說，步驟202中，所述FPGA通過以下方式調整所述第一至第N高速DAC的輸入時鐘的相位差：所述FPGA將所述第一至第N高速DAC的輸入時鐘中任一高速DAC的輸入時鐘作為參考時鐘，使用所述鑒相模塊計算出所述參考時鐘以外的其它輸入時鐘相對于所述參考時鐘的相位差；所述FPGA根據(jù)所述參考時鐘以外的其它輸入時鐘相對于所述參考時鐘的相位差，對相位差大于相位差閾值的輸入時鐘進行相位補償，精度可以為0.1度。

具體來說，步驟203中，鑒相模塊通過以下方式對所述第一至第N高速DAC的輸出時鐘進行鑒相：所述鑒相模塊獲取所述FPGA對所述第一至第N高速DAC的輸出時鐘的采樣結果；所述鑒相模塊將所述第一至第N高速DAC的輸出時鐘的采樣結果與目標時鐘進行異或，若結果為1，則計數(shù)器加1，并根據(jù)所述計數(shù)器的結果確定所述第一至第N高速DAC的輸出時鐘的相位差是否在預設范圍內。

同樣地，鑒相模塊也可以通過上述方式在步驟202中對所述第一至第N高速DAC的輸入時鐘進行鑒相，此處不再贅述。

基于相同構思，圖3為本發(fā)明實施例提供的一種高速DAC同步電路示意圖，用于實現(xiàn)上述實施例中所述的高速DAC的同步方法。如圖3所示，該電路包括：FPGA、鎖相環(huán)以及與所述FPGA連接的第一至第N高速DAC；所述第一至第N高速DAC分別通過對應的時鐘緩沖器與所述鎖相環(huán)連接。進一步地，所述電路還包括與所述鎖相環(huán)連接的晶振。本發(fā)明實施例中，晶振頻率為10MHz，晶振輸入到鎖相環(huán)，由鎖相環(huán)產生高于2GHz的時鐘，經過各個時鐘緩沖器輸入到對于的高速DAC中。圖3中的DCO1為第一高速DAC的輸出時鐘，DCO2為第二高速DAC的輸出時鐘，以此類推，DCOn為第N高速DAC的輸出時鐘。

本發(fā)明實施例中，第一至第N高速DAC分別對應一片時鐘緩沖器，通過這種采用單獨的時鐘緩沖器為每片DAC提供時鐘的方式，有效避免了在高速下采用一分多的時鐘緩沖器得到的時鐘信號質量較差的問題。

本發(fā)明實施例由一片F(xiàn)PGA實現(xiàn)對多片高速DAC的控制，從而形成一對多的可擴展結構，可根據(jù)實際需要配置高速DAC的數(shù)量。

從上述內容可以看出：本發(fā)明的上述實施例中，高速DAC同步方法包括步驟1至步驟4，具體為：步驟1：FPGA控制第一至第N高速DAC初始化，若確定所述第一至第N高速DAC中存在至少一個高速DAC初始化失敗，則復位所述第一至第N高速DAC；步驟2：所述FPGA監(jiān)測所述第一至第N高速DAC的同步狀態(tài)，若確定所述第一至第N高速DAC同步失敗，則控制鎖相環(huán)中的鑒相模塊對所述第一至第N高速DAC的輸入時鐘進行鑒相，并調整所述第一至第N高速DAC的輸入時鐘的相位差，重復所述步驟1，直到所述第一至第N高速DAC正確同步；步驟3：所述FPGA控制所述鑒相模塊對所述第一至第N高速DAC的輸出時鐘進行鑒相，若確定所述第一至第N高速DAC的輸出時鐘的相位差在預設范圍內，則鑒相結束，否則返回所述步驟1；步驟4：所述FPGA使用所述第一至第N高速DAC中任一高速DAC的輸出時鐘作為FPGA的數(shù)據(jù)時鐘，將數(shù)據(jù)傳輸給所述第一至第N高速DAC。本發(fā)明實施例分別對第一至第N高速DAC的輸入時鐘和輸出時鐘進行監(jiān)控，并且在檢測到輸入時鐘或輸出時鐘的相位差過大時，對輸入時鐘、輸出時鐘及第一至第N高速DAC進行相應操作，從而有效解決了第一至第N高速DAC的同步輸出問題及時鐘延遲問題。

本發(fā)明實施例采用單片F(xiàn)PGA完成整個同步過程，不僅降低了成本，而且提高了資源利用率；本發(fā)明實施例使用FPGA對鎖相環(huán)及第一至第N高速DAC進行控制，具有較好的靈活性和可擴展性；本發(fā)明實施例可以實時監(jiān)控第一至第N高速DAC的狀態(tài)，若初始化失敗則按步驟有序復位，避免了整個系統(tǒng)因復位不當而產生時序混亂；本發(fā)明實施例中，確定第一至第N高速DAC的輸出時鐘的相位差在預設范圍內，則鑒相結束，從而在雖有時鐘延時產生，但可以正常同步的情況下，不做進一步處理，有效節(jié)省了處理資源。

本領域內的技術人員應明白，本發(fā)明的實施例可提供為方法、或計算機程序產品。因此，本發(fā)明可采用完全硬件實施例、完全軟件實施例、或結合軟件和硬件方面的實施例的形式。而且，本發(fā)明可采用在一個或多個其中包含有計算機可用程序代碼的計算機可用存儲介質(包括但不限于磁盤存儲器、CD-ROM、光學存儲器等)上實施的計算機程序產品的形式。

盡管已描述了本發(fā)明的優(yōu)選實施例，但本領域內的技術人員一旦得知了基本創(chuàng)造性概念，則可對這些實施例作出另外的變更和修改。所以，所附權利要求意欲解釋為包括優(yōu)選實施例以及落入本發(fā)明范圍的所有變更和修改。

顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內，則本發(fā)明也意圖包含這些改動和變型在內。