本發(fā)明涉及方波發(fā)生器技術領域，具體涉及一種基于反相器電路的方波發(fā)生器。

背景技術：

目前，雖然現(xiàn)有的信號發(fā)生器已經(jīng)相當成熟了，但是電磁噪聲對信號發(fā)生器的干擾一直存在，直接影響產(chǎn)品的長期穩(wěn)定性和可靠性。另一方面，在數(shù)字電路、模擬傳感器、精密儀器儀表等方面，對信號發(fā)生器中輸出波形的要求越來越高。傳統(tǒng)的電路，形式比較復雜，使用較多的微信號器件，容易受惡劣環(huán)境的干擾，長期使用存在一定的隱患，其長期可靠性不能夠得到保證?，F(xiàn)有技術方波發(fā)生器的穩(wěn)定性和頻率特性都有待提高。

技術實現(xiàn)要素：

針對上述現(xiàn)有技術，本發(fā)明目的在于提供，解決現(xiàn)有技術其電流源功耗高、穩(wěn)定性差，且環(huán)路振蕩器中存在大量脈沖噪聲等技術問題。

為達到上述目的，本發(fā)明采用的技術方案如下：

一種基于反相器電路的方波發(fā)生器，包括

脈沖發(fā)生單元，用于產(chǎn)生具有相對相位差第一方波脈沖和第二方波脈沖，接收基準時鐘；

所述的脈沖發(fā)生單元，包括用于提供環(huán)路充放電的電流源電路、用于切換環(huán)路輸出的反相器電路和用于提供相位差的緩沖電路，電流源電路和反相器電路構成環(huán)路振蕩器。

上述方案中，所述的脈沖發(fā)生單元，還包括過沖保護電路，接收反相器電路的輸出時鐘，并選擇地泄放電流源電路的輸入電源。

上述方案中，所述的電流源電路，包括

第一電源；

第一電流源，其高電勢端連接第一電源；

第一場效應管，其源極連接第一電流源的低電勢端；

第二場效應管，其源極連接第一電流源的低電勢端且漏極接地；

第三場效應管，其漏極連接第一場效應管的漏極；

第四場效應管，其源極連接第三場效應管的源極；

第二電源，連接第四場效應管的漏極；

第二電流源，其高電勢端連接第三場效應管的源極且低電勢端接地；

第一電容，用于充放電電荷緩沖，其一端連接第一電源且另一端連接第一場效應管的漏極。

上述方案中，所述的反相器電路，用于形成內環(huán)振蕩和自反饋電壓切換輸出，包括

第五場效應管，其柵極連接第一場效應管的漏極；

第六場效應管，其柵極連接第一場效應管的漏極且漏極連接第五場效應管的漏極；

第七場效應管，其柵極、漏極均連接第六場效應管的源極且源極接地；

第八場效應管，用于作為偏置電壓開關，其漏極連接第六場效應管的源極且源極接地；

第三電源；

第九場效應管，其柵極、漏極均連接第五場效應管的源極且源極連接第三電源；

第十場效應管，用于作為偏置電壓開關，其源極連接第三電源且漏極連接第五場效應管的源極；

第一反相器，其輸入端連接第五場效應管的漏極；

第二反相器、第三反相器和第二電容，依次串聯(lián)第一反相器，第二電容還連接至第五反饋回路的柵極，構成反相器電路的反饋回路；

第三電容，用于提供內環(huán)振蕩回路充電、放電，其一端連接第一場效應管的漏極且另一端接地；

所述的第十場效應管、第八場效應管，柵極均連接至第三反相器的輸出端，用于輸出切換；

所述的第二場效應管、第四場效應管，柵極均連接至第二反相器的輸出端，用于充放電切換。

上述方案中，所述的緩沖電路，用于獲得兩路延時輸出，包括

第四反相器，其輸入端連接第二反相器的輸出端；

第五反相器、第六反相器，構成鎖存器，鎖存器串聯(lián)第四反相器；

第七反相器，其輸入端連接鎖存器輸出端；

第一緩沖器，串聯(lián)第七反相器，輸出第一方波脈沖；

第二緩沖器，串聯(lián)第四反相器，輸出第二方波脈沖；

所述的第一場效應管、第三場效應管，柵極均連接至第四反相器的輸出端，用于充放電切換。

上述方案中，所述的過沖保護電路，用于過振蕩時電源快速泄放，包括

比較器，其高電端連接有參考電壓且低電端連接第五場效應管的柵極；

與非門，其輸入端口連接比較器的輸出端且接收一使能信號；

第十一場效應管，其柵極連接與非門的輸出端，漏極連接第一場效應管的漏極且源極接地。

上述方案中，所述的第三場效應管，其源極還連接有第四電容，第四電容還接地。

上述方案中，所述的第二電流源，包括

第一運算放大器、第一PMOS管、第一NMOS管、第二NMOS管、第二PMOS管、第三NMOS管和第四NMOS管；

所述第一運算放大器的正輸入端接基準電壓，負輸入端接第一NMOS管的源極和第二NMOS管的漏極，輸出端接第一NMOS管的柵極；

所述第一PMOS管的柵極和漏極接在一起再接第一NMOS管的漏極和第二PMOS管的柵極，源極接電源電壓；

所述第一NMOS管的柵極接第一運算放大器的輸出端，漏極接第一PMOS管的柵極和漏極和第二PMOS管的柵極，源極接第一運算放大器的負輸入端和第二NMOS管的漏極；

所述第二NMOS管的柵極接第二PMOS管的漏極和第三NMOS管的柵極和漏極和第四NMOS管的柵極，漏極接第一NMOS管的源極和第一運算放大器的負輸入端，源極接地；

所述第二PMOS管的柵極接第一PMOS管的柵極和漏極和第一NMOS管的漏極，漏極接第二NMOS管的柵極和第三NMOS管的柵極和漏極和第四NMOS管的柵極，源極接電源電壓；

所述第三NMOS管的柵極和漏極接在一起再接第二NMOS管的柵極和第二PMOS管的漏極和第四NMOS管的柵極，源極接地；

所述第四NMOS管的柵極接第二NMOS管的柵極和第三NMOS管的柵極和漏極和第二PMOS管的漏極，漏極作為電流輸出端IOUT，源極接地。

與現(xiàn)有技術相比，本發(fā)明的有益效果：提高了其脈沖發(fā)生器的穩(wěn)定性，在不影響輸出特性的前提下，實現(xiàn)了更加平滑的環(huán)路振蕩充放電過程。

附圖說明

圖1為本發(fā)明脈沖發(fā)生器的具體電路圖；

圖2為本發(fā)明電容C3和電容C2的電壓變化示意圖；

圖3為本發(fā)明反相器U18和電容C3的電壓變化示意圖；

圖4為本發(fā)明電位點A、B、C和D處電壓幅值變化示意圖；

圖5為本發(fā)明下拉場效應Q7的漏源極電壓變化示意圖；

圖6為本發(fā)明下拉場效應Q7連接電容C4后的漏源極電壓變化示意圖；

圖7為本發(fā)明的第一電流源的電路原理圖。

具體實施方式

本說明書中公開的所有特征，或公開的所有方法或過程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。

下面結合附圖對本發(fā)明做進一步說明：

實施例1

在圖1中，結合圖2、圖3和圖4電壓變化，場效應管Q8、Q12等效為二極管，場效應管Q9、Q13作為反饋控制的偏置電壓開關，場效應管Q10、Q11構成由場效應管Q9、Q13控制的等效反相器，反相器電路的輸出時鐘波形為電位點C處時鐘波形，電流源電路的輸入電源包括電流源I1和電流源I2；基準時鐘SCLK可以在電位點A處輸入，也可以在場效應管Q5柵極處輸入，電路初始條件設置為電位點A為接地電壓，場效應管Q5、Q10、Q9處于導通狀態(tài)，電流源I1對電容C1充電，當電容C1電壓升到足以使得場效應管Q10截止，等效反相器發(fā)生偏轉，電位點D電壓從電壓VCC變?yōu)榻拥仉妷?，場效應管Q9截止且場效應管Q13導通，場效應管Q4導通，電流源I1被泄放，電流源I2對電容C1進行放電，直到場效應管Q10再次被導通，不斷重復這一過程，進而輸出振蕩方波。由于脈沖發(fā)生器中使用電容和電流源，考慮實際使用器件的完美程度，充放電可能存在重疊的窗口，導致回路中可能有較高的尖峰電壓值，并且極可能發(fā)生在電位點C處，所以設置比較器進行檢測，用于及時對尖峰電壓放電，還可以進一步設置與非門邏輯電路，使用處理芯片的使能信號進行驅動。

圖5和圖6，圖5中可以明顯看出，由于不同電容充放電過程，造成回路電壓出現(xiàn)短促峰值，如果在現(xiàn)實應用中，疊加電源的波動，甚至可以將部分場效應管反向擊穿，造成回路短路，從而損害器件。圖6為增加安全電容C4后的場效應管Q7的漏源極電壓變化波形，使得充放電過程更加平滑，沒有短時畸變脈沖峰。

實施例2

如圖7所示，所述的第一電流源I1包括電阻101、NMOS管102、NMOS管103、NMOS管104、NMOS管105、PMOS管106、PMOS管107和PMOS管108：所述電阻101的一端接地，另一端接所述NMOS管102的源極；所述NMOS管102的柵極接所述NMOS管103的柵極和漏極和所述NMOS管105的源極，漏極接所述NMOS管104的源極，源極接所述電阻101的一端；所述NMOS管103的柵極和漏極接在一起再接所述NMOS管105的源極和所述NMOS管102的柵極，源極接地；所述NMOS管104的柵極接所述PMOS管106的漏極和所述NMOS管105的柵極和漏極，漏極接所述PMOS管106的柵極和所述PMOS管107的柵極和漏極和所述PMOS管108的柵極，源極接所述NMOS管102的漏極；所述NMOS管105的柵極和漏極接在一起再接所述PMOS管106的漏極和所述NMOS管104的柵極，源極接所述NMOS管103的柵極和漏極和所述NMOS管102的柵極；所述PMOS管106的柵極接所述PMOS管107的柵極和漏極和所述PMOS管108的柵極和所述NMOS管104的漏極，漏極接所述NMOS管105的柵極和漏極和所述NMOS管104的柵極，源極接電源電壓VCC；所述PMOS管107的柵極和漏極接在一起再接所述PMOS管106的柵極和所述PMOS管108的柵極和所述NMOS管104的漏極，源極接電源電壓VCC；所述PMOS管108的柵極接所述PMOS管106的柵極和所述PMOS管107的柵極和漏極和所述NMOS管104的漏極，漏極作為電流輸出端IOUT，源極接電源電壓VCC。

所述電阻101兩端的電壓為所述NMOS管103的閾值電壓，所述電阻101上的電流為所述NMOS管103的閾值電壓除以所述電阻101的電阻值，該電流再通過所述PMOS管107鏡像給所述PMOS管106和所述PMOS管108，從所述PMOS管108的漏極輸出電流IOUT。

以上所述，僅為本發(fā)明的具體實施方式，但本發(fā)明的保護范圍并不局限于此，任何屬于本技術領域的技術人員在本發(fā)明揭露的技術范圍內，可輕易想到的變化或替換，都應涵蓋在本發(fā)明的保護范圍之內。