本發(fā)明涉及模擬集成電路技術(shù)領(lǐng)域，特別是涉及一種帶可控放電結(jié)構(gòu)的上電復(fù)位電路。

背景技術(shù)：

圖1為現(xiàn)有技術(shù)中上電復(fù)位電路的電路結(jié)構(gòu)圖。如圖1所示，電阻R1、R2、R3對電源電壓VDD進(jìn)行分壓，V0＝VDD*R1/(R1+R2+R3)，當(dāng)VDD大于一個定值(電源電壓翻轉(zhuǎn)點Vtrigger點)時，V0大于NMOS管N0的閾值電壓，NMOS管N0開啟，V2電位被拉到地，RESET信號由高電平變到低電平。C0被用于延長V0的電壓由0V上升到NMOS管N0閾值電壓的時間，從而讓RESET信號在電源電壓超過電源電壓翻轉(zhuǎn)點Vtrigger后延遲一段時間才從高電平變?yōu)榈碗娖?。PMOS管P0被用于在V2電壓被拉到地時，將電阻R3短路掉，使新的電源電壓翻轉(zhuǎn)點Vtrigger的大小降低一個窗口，防止電源微小抖動造成RESET信號不斷高低變化。

然而，上述現(xiàn)有技術(shù)的POR(上電復(fù)位)的結(jié)構(gòu)存在以下兩點不足：

1、PMOS管P0作為開關(guān)管，要求它的電阻要么遠(yuǎn)大于電阻R3要么遠(yuǎn)小于電阻R3，即要求PMOS管P0的柵電壓非高即低。而V2點的電壓隨著V0電壓的上升平緩地從高變低，不能滿足非高即低這個要求，最終導(dǎo)致電源電壓翻轉(zhuǎn)點Vtrigger的窗口小于預(yù)期，而且在不同工藝角(corner)和溫度條件下，Vtrigger窗口大小隨著PMOS管P0管跨導(dǎo)的變化而變化。

2、在電源斷電并重新上電時，電容C0上的電荷無法經(jīng)電阻R1、R2、R3快速放掉。在電源斷電并上電所用時間很短的情況下，V0一直維持較高的電壓，NMOS管N0始終處于導(dǎo)通狀態(tài)，POR(上電復(fù)位電路)無法輸出正常的RESET信號。

技術(shù)實現(xiàn)要素：

為克服上述現(xiàn)有技術(shù)存在的不足，本發(fā)明之目的在于提供一種上電復(fù)位電路，通過增加延遲放電電路，利用P1和P2兩個開關(guān)來控制對電容C0充電和放電的時間，并將開關(guān)P1由復(fù)位信號產(chǎn)生電路的輸出經(jīng)1級反相器放大后的信號控制，開關(guān)P2由復(fù)位信號產(chǎn)生電路的輸出經(jīng)2級反相器放大后的信號控制，使得電容C0在上電復(fù)位觸發(fā)(trig)后正常放電，以保證下一次下電上電能夠正常輸出RESET信號。

為達(dá)上述及其它目的，本發(fā)明提出一種上電復(fù)位電路，包括：

采樣延遲電路，用于對電源電壓VDD進(jìn)行采樣并延遲輸出；

遲滯電路，用于在復(fù)位信號已經(jīng)產(chǎn)生后的正常工作情況下短路部分采樣電阻以對電源電壓的變化產(chǎn)生遲滯效果，從而避免電源電壓變化時錯誤產(chǎn)生復(fù)位信號；

延遲放電電路，用于電源電壓未達(dá)到翻轉(zhuǎn)點時對電容充電以達(dá)到延遲目的，而于電源電壓達(dá)到翻轉(zhuǎn)點對該電容放電以達(dá)到快速降低電容電壓的目的；

復(fù)位信號產(chǎn)生電路，用于在所述電源電壓VDD建立初期跟隨電源電壓VDD上升，并于電源電壓VDD到達(dá)一定幅度后翻轉(zhuǎn)以輸出相反信號；

緩沖電路，用于對所述復(fù)位信號產(chǎn)生電路輸出的信號進(jìn)行緩沖以減小對所述復(fù)位信號產(chǎn)生電路的影響并增強(qiáng)復(fù)位信號和反相復(fù)位信號的帶負(fù)載能力。

進(jìn)一步地，所述延遲放電電路包括該電容以及第一可控開關(guān)、第二可控開關(guān)，當(dāng)電源電壓未達(dá)到翻轉(zhuǎn)點時開啟所述第一可控開關(guān)而關(guān)閉所述第二可控開關(guān)對所述電容充電以達(dá)到延遲目的，當(dāng)電源電壓達(dá)到翻轉(zhuǎn)點時關(guān)閉所述第一可控開關(guān)而開啟所述第二可控開關(guān)對所述電容放電以達(dá)到快速降低所述電容電壓的目的。

進(jìn)一步地，所述第一可控開關(guān)的一端與所述采樣延遲電路的輸出端、所述復(fù)位信號產(chǎn)生電路組成節(jié)點V0，另一端連接所述電容的一端以及所述第二可控開關(guān)的一端，所述第二可控開關(guān)的另一端與所述電容的另一端接地，所述復(fù)位信號產(chǎn)生電路的輸出經(jīng)一級放大后接所述第一可控開關(guān)的控制端，所述復(fù)位信號產(chǎn)生電路的輸出經(jīng)二級放大后接所述第二可控開關(guān)的控制端。

進(jìn)一步地，所述第一可控開關(guān)與所述第二可控開關(guān)為PMOS管。

進(jìn)一步地，所述第一可控開關(guān)源極與所述采樣延遲電路的輸出端、所述復(fù)位信號產(chǎn)生電路組成節(jié)點V0，漏極接第二可控開關(guān)源極和所述電容的一端，所述第二可控開關(guān)漏極接地，所述復(fù)位信號產(chǎn)生電路的輸出經(jīng)一級放大后接所述第一可控開關(guān)的柵極，所述復(fù)位信號產(chǎn)生電路的輸出經(jīng)二級放大后接所述第二可控開關(guān)的柵極。

進(jìn)一步地，所述復(fù)位信號產(chǎn)生電路包括NMOS管N0以及電阻R0，所述NMOS管N0柵極接所述采樣延遲電路形成所述節(jié)點V0，所述NMOS管N0的源極接地，漏極與所述電阻R0的一端連接形成節(jié)點V2，所述電阻R0另一端接電源電壓。

進(jìn)一步地，所述緩沖電路包括第一至第五反相器，所述復(fù)位信號產(chǎn)生電路的輸出端連接所述第一反相器的輸入端，所述第一反相器的輸出端連接所述第二反相器的輸入端以及所述第一可控開關(guān)的控制端，所述第二反相器的輸出端與所述第三反相器、第五反相器的輸入端以及所述第二可控開關(guān)的控制端相連，所述第三反相器的輸出端連接所述第四反相器的輸入端，所述第四反相器的輸出端為復(fù)位信號RESET輸出，所述第五反相器的輸出端為反相復(fù)位信號RESETB輸出。

進(jìn)一步地，所述遲滯電路包括一PMOS管，所述PMOS管柵極連接所述節(jié)點V2，所述PMOS管的源極連接電源電壓，漏極所述采樣延遲電路。

進(jìn)一步地，所述采樣延遲電路包括第一至第三電阻以及一電容，所述第三電阻一端接電源電壓，另一端與所述第二電阻的一端以及所述PMOS管的漏極相連組成節(jié)點V1，所述第二電阻另一端與所述第一電阻的一端以及所述復(fù)位信號產(chǎn)生電路、所述延遲放電電路相連組成節(jié)點V0，所述第一電阻另一端接地。

進(jìn)一步地，所述第二電阻、第一電阻以及所述NMOS管柵極、所述第一可控開關(guān)一端組成所述節(jié)點V0。

與現(xiàn)有技術(shù)相比，本發(fā)明一種上電復(fù)位電路，通過增加延遲放電電路，利用P1和P2兩個開關(guān)來控制對電容C0充電和放電的時間，并將開關(guān)管P1由復(fù)位信號產(chǎn)生電路40的輸出經(jīng)1級反相器放大后的信號控制，開關(guān)管P2由復(fù)位信號產(chǎn)生電路40的輸出經(jīng)2級反相器放大后的信號控制，使得電容C0在上電復(fù)位觸發(fā)(trig)后正常放電，以保證下一次下電上電能夠正常輸出RESET信號。

附圖說明

圖1為現(xiàn)有技術(shù)中上電復(fù)位電路的電路結(jié)構(gòu)圖；

圖2為本發(fā)明一種上電復(fù)位電路之較佳實施例的電路結(jié)構(gòu)圖；

圖3為本發(fā)明一種上電復(fù)位電路之另一較佳實施例的電路結(jié)構(gòu)圖；

圖4為現(xiàn)有技術(shù)與本發(fā)明的仿真結(jié)果比較圖；

圖5為現(xiàn)有技術(shù)與本發(fā)明的電源快速上下電細(xì)節(jié)比較圖。

具體實施方式

以下通過特定的具體實例并結(jié)合附圖說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點與功效。本發(fā)明亦可通過其它不同的具體實例加以施行或應(yīng)用，本說明書中的各項細(xì)節(jié)亦可基于不同觀點與應(yīng)用，在不背離本發(fā)明的精神下進(jìn)行各種修飾與變更。

圖2為本發(fā)明一種上電復(fù)位電路之較佳實施例的電路結(jié)構(gòu)圖。如圖2所示，本發(fā)明一種上電復(fù)位電路，包括：采樣電路10、遲滯電路20、延遲放電電路30、復(fù)位信號產(chǎn)生電路40以及緩沖電路50。

其中采樣電路10由電阻R1-R3組成，用于對電源電壓VDD進(jìn)行采樣并從電阻R2及R3的公共端節(jié)點V0輸出；遲滯電路20由PMOS管P0組成，用于在復(fù)位信號已經(jīng)產(chǎn)生后的正常工作情況下短路部分采樣電阻以對電源電壓的變化產(chǎn)生遲滯效果，從而避免電源電壓合理(取決于電路特點，一般為±5～10％)變化時錯誤產(chǎn)生復(fù)位信號；延遲放電電路30由電容C0和可控開關(guān)P1-P2組成，用于于電源電壓未達(dá)到翻轉(zhuǎn)點Vtrigger時開啟可控開關(guān)P1而關(guān)閉可控開關(guān)P2對電容C0充電以達(dá)到延遲目的，于電源電壓達(dá)到翻轉(zhuǎn)點Vtrigger時關(guān)閉可控開關(guān)P1而開啟可控開關(guān)P2對電容C0放電以達(dá)到快速降低電容電壓的目的；復(fù)位信號產(chǎn)生電路40由NMOS管N0和電阻R0組成，用于在電源電壓VDD建立初期跟隨電源電壓VDD上升(本實施例為高電平)，并于電源電壓VDD到達(dá)一定幅度后翻轉(zhuǎn)以輸出相反信號(本實施例為低電平)；緩沖電路50由反相器INV1-5組成，用于對復(fù)位信號產(chǎn)生電路40輸出的信號進(jìn)行進(jìn)行緩沖以減小對復(fù)位信號產(chǎn)生電路40的影響并增強(qiáng)復(fù)位信號和反相復(fù)位信號的帶負(fù)載能力。

具體地，電阻R3、R0之一端、PMOS管P0之源極連接電源VDD，電阻R3另一端與電阻R2之一端以及PMOS管P0之漏極相連組成節(jié)點V1，電阻R2另一端與電阻R1之一端、可控開關(guān)P1之一端以及NMOS管N0之柵極相連組成節(jié)點V0，可控開關(guān)P1之另一端于可控開關(guān)P2之一端以及電容C0之一端相連，電阻R1之另一端、電容C0之另一端以及NMOS管N0之源極接地GND，NMOS管N0之漏極、PMOS管P0之柵極與電阻R0之另一端以及反相器INV1之輸入端相連組成節(jié)點V2，反相器INV1之輸出端與反相器INV2之輸入端相連組成節(jié)點V3，反相器INV2之輸出端與反相器INV3、INV5之輸入端相連組成節(jié)點V4，反相器INV3之輸出端連接反相器INV4之輸入端，反相器INV4之輸出端為復(fù)位信號RESET輸出，反相器INV5之輸出端為反相復(fù)位信號RESETB輸出。

可見，本發(fā)明通過增加P1和P2兩個可控開關(guān)，可控開關(guān)P1由節(jié)點V3控制，可控開關(guān)P2由節(jié)點V4控制。上電的時候，當(dāng)V0沒有到(電源電壓翻轉(zhuǎn)點Vtrigger)觸發(fā)(trig)點的時候，V3恒為低電位，可控開關(guān)P1合上，V4恒為高電位，可控開關(guān)P2斷開，這時保證C0接到V0節(jié)點，以保證上電觸發(fā)(trig)有C0作延遲時間。而當(dāng)節(jié)點V0電壓高于N0的閾值電壓的時候，NMOS管N0打開，節(jié)點V2被拉低，節(jié)點V3被拉到VDD電位，節(jié)點V4同時被拉低，此時，可控開關(guān)P1斷開，可控開關(guān)P2合上，這時就對C0放電，這樣就解決了現(xiàn)有電路在快速下電上電時，電容C0無法有效放電導(dǎo)致無法輸出RESET正脈沖的問題。

圖3為本發(fā)明一種上電復(fù)位電路之另一較佳實施例的電路結(jié)構(gòu)圖。在本實施例中，可控開關(guān)P1、P2采用PMOS管，PMOS管P1源極接NMOS管N0柵極即節(jié)點V0，PMOS管P1漏極接PMOS管P2源極和電容C0的一端，PMOS管P2漏極接地，PMOS管P1的柵極接反相器INV1的輸出即節(jié)點V3，PMOS管P2的柵極接反相器INV2的輸出即節(jié)點V4。

圖4為現(xiàn)有技術(shù)與本發(fā)明的仿真結(jié)果比較圖。在其他條件不變的情況下，本發(fā)明通過增加兩個簡單的PMOS開關(guān)，保證C0在上電復(fù)位觸發(fā)(trig)后正常放電，以保證下一次下電上電能夠正常輸出RESET信號。圖4最上面的曲線表示VDD電源:0～2.5V100ms上電，上電結(jié)束后，有一次1us的快速下電并恢復(fù)，然后2.5V～0V100ms下電，中間的曲線表示現(xiàn)有電路的RESET輸出結(jié)果，在1us快速下電并恢復(fù)的情況下無法輸出RESET信號，最下面的曲線表示本發(fā)明通過控制放電，解決了在1us快速下電放電無法RESET的問題。

圖5為現(xiàn)有技術(shù)與本發(fā)明的電源快速上下電細(xì)節(jié)比較圖。當(dāng)電源電壓VDD出現(xiàn)向下的尖毛刺(快速下電后快速上電)時，如圖5最上面的曲線，現(xiàn)有技術(shù)的復(fù)位信號RESET只出現(xiàn)幅度很小的波動，如圖5中間的曲線，而本發(fā)明出現(xiàn)明顯的相應(yīng)高電平即正常復(fù)位信號RESET，如圖5最下面的曲線，放大的細(xì)部圖更加明顯，本發(fā)明不但產(chǎn)生了高電平且還在電壓恢復(fù)后延遲出現(xiàn)低電平。

綜上所述，本發(fā)明一種上電復(fù)位電路，通過增加延遲放電電路，利用P1和P2兩個開關(guān)來控制對電容C0充電和放電的時間，并將開關(guān)管P1由復(fù)位信號產(chǎn)生電路40的輸出經(jīng)1級反相器放大后的信號控制，開關(guān)管P2由復(fù)位信號產(chǎn)生電路40的輸出經(jīng)2級反相器放大后的信號控制，使得電容C0在上電復(fù)位觸發(fā)(trig)后正常放電，以保證下一次下電上電能夠正常輸出RESET信號。

上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的精神及范疇下，對上述實施例進(jìn)行修飾與改變。因此，本發(fā)明的權(quán)利保護(hù)范圍，應(yīng)如權(quán)利要求書所列。