1.一種用于可編程邏輯器件的時(shí)鐘偏斜糾正方法，其特征在于，包括：
確定待進(jìn)行時(shí)鐘偏斜糾正的目標(biāo)時(shí)序邏輯單元塊，所述目標(biāo)時(shí)序邏輯單元塊包括至少兩個(gè)設(shè)置在同一可編程邏輯器件內(nèi)、且共用同一全局時(shí)鐘源的時(shí)序邏輯單元塊；
根據(jù)所述目標(biāo)時(shí)序邏輯單元塊中各時(shí)序邏輯單元塊輸入時(shí)鐘的傳輸路徑，確定所述目標(biāo)時(shí)序邏輯單元塊中參考時(shí)序邏輯單元塊及糾正時(shí)序邏輯單元塊；所述傳輸路徑為時(shí)鐘信號(hào)從所述全局時(shí)鐘源到時(shí)序邏輯單元塊的信號(hào)傳輸路徑；
檢測(cè)所述參考時(shí)序邏輯單元塊輸入時(shí)鐘與所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘在相同時(shí)鐘變化沿的時(shí)鐘偏斜；
根據(jù)所述時(shí)鐘偏斜，計(jì)算對(duì)所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘的糾正參數(shù)；
根據(jù)所述糾正參數(shù)，對(duì)所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘進(jìn)行延時(shí)糾正。
2.如權(quán)利要求1所述的時(shí)鐘偏斜糾正方法，其特征在于，所述根據(jù)所述目標(biāo)時(shí)序邏輯單元塊中各時(shí)序邏輯單元塊輸入時(shí)鐘的傳輸路徑，確定所述目標(biāo)時(shí)序邏輯單元塊中參考時(shí)序邏輯單元塊及糾正時(shí)序邏輯單元塊包括:
獲取各時(shí)序邏輯單元塊輸入時(shí)鐘的傳輸路徑的路徑長(zhǎng)度；
比較各時(shí)序邏輯單元塊輸入時(shí)鐘的傳輸路徑的路徑長(zhǎng)度；
將路徑長(zhǎng)度最大的傳輸路徑對(duì)應(yīng)的時(shí)序邏輯單元塊，作為所述參考時(shí)序邏輯單元塊，其他時(shí)序邏輯單元塊作為糾正時(shí)序邏輯單元塊。
3.如權(quán)利要求2所述的時(shí)鐘偏斜糾正方法，其特征在于，所述將路徑長(zhǎng)度最大的傳輸路徑對(duì)應(yīng)的時(shí)序邏輯單元塊，作為所述參考時(shí)序邏輯單元塊，其他時(shí)序邏輯單元塊作為糾正時(shí)序邏輯單元塊，包括：
若僅存在兩種路徑長(zhǎng)度時(shí)，在延時(shí)糾正時(shí)，將路徑長(zhǎng)度最大的傳輸路徑對(duì)應(yīng)的時(shí)序邏輯單元塊，作為所述參考時(shí)序邏輯單元塊，其他時(shí)序邏輯單元塊作為糾正時(shí)序邏輯單元塊；
若存在至少三種路徑長(zhǎng)度時(shí)，在所有延時(shí)糾正中，將路徑長(zhǎng)度最大的傳輸路徑對(duì)應(yīng)的時(shí)序邏輯單元塊，作為所述參考時(shí)序邏輯單元塊，其他時(shí)序邏輯單元塊作為糾正時(shí)序邏輯單元塊；
或者，
若存在至少三種路徑長(zhǎng)度時(shí)，在第一次延時(shí)糾正中，將路徑長(zhǎng)度最大的傳輸路徑對(duì)應(yīng)的時(shí)序邏輯單元塊，作為所述參考時(shí)序邏輯單元塊，將路徑長(zhǎng)度第二大的傳輸路徑對(duì)應(yīng)的時(shí)序邏輯單元塊，作為所述糾正時(shí)序邏輯單元塊，進(jìn)行第一次延時(shí)糾正；在第二次延時(shí)糾正中，將路徑長(zhǎng)度第二大的傳輸路徑對(duì)應(yīng)的時(shí)序邏輯單元塊，作為所述參考時(shí)序邏輯單元塊，將路徑長(zhǎng)度第三大的傳輸路徑對(duì)應(yīng)的時(shí)序邏輯單元塊，作為所述糾正時(shí)序邏輯單元塊，進(jìn)行第二次延時(shí)糾正；依次循環(huán)，至所有的非路徑長(zhǎng)度最大的時(shí)序邏輯單元塊都進(jìn)行延時(shí)糾正。
4.如權(quán)利要求1至3任一項(xiàng)所述的時(shí)鐘偏斜糾正方法，其特征在于，所述檢測(cè)所述參考時(shí)序邏輯單元塊輸入時(shí)鐘與所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘在相同時(shí)鐘變化沿的時(shí)鐘偏斜包括：
將所述參考時(shí)序邏輯單元塊輸入時(shí)鐘作為第一寄存器的輸入時(shí)鐘，將所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘作為第二寄存器的輸入時(shí)鐘，所述第一寄存器及第二寄存器均為時(shí)鐘上升沿觸發(fā)；所述第一寄存器的輸出信號(hào)連接脈沖信號(hào)生成器，所述第二寄存器的輸出信號(hào)進(jìn)過反相器后連接所述脈沖信號(hào)生成器，所述脈沖信號(hào)生成器僅在兩個(gè)輸入信號(hào)都為高電平時(shí)，輸出高電平脈寬信號(hào)；
當(dāng)所述參考時(shí)序邏輯單元塊輸入時(shí)鐘的第一個(gè)上升沿到達(dá)，第一寄存器被觸發(fā)，其輸出信號(hào)由0變成1，第二寄存器的輸出為0，所述脈沖信號(hào)生成器由0變成1；
當(dāng)所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘的第一個(gè)上升沿到達(dá)，第二寄存器被觸發(fā)，第二寄存器輸出由0變成1，所述脈沖信號(hào)生成器由1變成0，得到一個(gè)高脈寬等于糾正時(shí)序邏輯單元塊輸入時(shí)鐘與參考時(shí)序邏輯單元塊輸入時(shí)鐘之間的時(shí)鐘偏斜的偏斜脈沖信號(hào)。
5.如權(quán)利要求4所述的時(shí)鐘偏斜糾正方法，其特征在于，所述根據(jù)所述時(shí)鐘偏斜，計(jì)算對(duì)所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘的糾正參數(shù)包括：
將所述偏斜脈沖信號(hào)依次通過串聯(lián)的多個(gè)單位延遲單元，所述單位延遲單元使得脈沖信號(hào)產(chǎn)生單位時(shí)間的延遲；
各單位延遲單元分別輸出一個(gè)延遲脈沖信號(hào)；
比較所述各單位延遲單元的延遲脈沖信號(hào)與所述偏斜脈沖信號(hào)，確定與所述偏斜脈沖信號(hào)具備相同高脈寬的延遲脈沖信號(hào)對(duì)應(yīng)的目標(biāo)單位延遲單元；
根據(jù)所述目標(biāo)單位延遲單元的位置屬性，生成所述糾正參數(shù)。
6.如權(quán)利要求5所述的時(shí)鐘偏斜糾正方法，其特征在于，所述根據(jù)所述糾正參數(shù)，對(duì)所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘進(jìn)行延時(shí)糾正包括：
將所述糾正參數(shù)傳輸至延時(shí)單元鏈，所述延時(shí)單元鏈包括依次串聯(lián)的多個(gè)時(shí)鐘延遲單元、及與各時(shí)鐘延遲單元分別對(duì)應(yīng)的傳輸門，所述時(shí)鐘延遲單元用于對(duì)所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘進(jìn)行單位時(shí)間延遲；
根據(jù)所述糾正參數(shù)控制各時(shí)鐘延遲單元對(duì)應(yīng)的傳輸門的開關(guān)，控制對(duì)應(yīng)時(shí)鐘延遲單元是否工作；
處于工作狀態(tài)的時(shí)鐘延遲單元對(duì)所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘進(jìn)行單位時(shí)間延遲，生成延遲糾正時(shí)序邏輯單元塊輸入時(shí)鐘后，輸入至所述糾正時(shí)序邏輯單元塊。
7.一種用于可編程邏輯器件的時(shí)鐘偏斜糾正電路，其特征在于，包括：時(shí)鐘偏斜檢測(cè)模塊、偏斜控制模塊及延時(shí)單元鏈，其中，
所述可編程邏輯器件包括待進(jìn)行時(shí)鐘偏斜糾正的目標(biāo)時(shí)序邏輯單元塊，所述目標(biāo)時(shí)序邏輯單元塊包括至少兩個(gè)設(shè)置在同一可編程邏輯器件內(nèi)、且共用同一全局時(shí)鐘源的時(shí)序邏輯單元塊；用于根據(jù)所述目標(biāo)時(shí)序邏輯單元塊中各時(shí)序邏輯單元塊輸入時(shí)鐘的傳輸路徑，確定所述目標(biāo)時(shí)序邏輯單元塊中參考時(shí)序邏輯單元塊及糾正時(shí)序邏輯單元塊；所述傳輸路徑為時(shí)鐘信號(hào)從所述全局時(shí)鐘源到時(shí)序邏輯單元塊的信號(hào)傳輸路徑；
所述時(shí)鐘偏斜檢測(cè)模塊用于檢測(cè)所述參考時(shí)序邏輯單元塊輸入時(shí)鐘與所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘在相同時(shí)鐘變化沿的時(shí)鐘偏斜；
所述偏斜控制模塊用于根據(jù)所述時(shí)鐘偏斜，計(jì)算對(duì)所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘的糾正參數(shù)；
所述延時(shí)單元鏈用于根據(jù)所述糾正參數(shù)，對(duì)所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘進(jìn)行延時(shí)糾正。
8.如權(quán)利要求7所述的時(shí)鐘偏斜糾正電路，其特征在于，所述時(shí)鐘偏斜檢測(cè)模塊包括：第一寄存器、第二寄存器、反相器、脈沖信號(hào)生成器，將所述參考時(shí)序邏輯單元塊輸入時(shí)鐘作為第一寄存器的輸入時(shí)鐘，將所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘作為第二寄存器的輸入時(shí)鐘，所述第一寄存器及第二寄存器均為時(shí)鐘上升沿觸發(fā)；所述第一寄存器的輸出信號(hào)連接脈沖信號(hào)生成器，所述第二寄存器的輸出信號(hào)進(jìn)過反相器后連接所述脈沖信號(hào)生成器，所述脈沖信號(hào)生成器僅在兩個(gè)輸入信號(hào)都為高電平時(shí)，輸出高電平脈寬信號(hào)；用于當(dāng)所述參考時(shí)序邏輯單元塊輸入時(shí)鐘的第一個(gè)上升沿到達(dá)，第一寄存器被觸發(fā)，其輸出信號(hào)由0變成1，第二寄存器的輸出為0，所述脈沖信號(hào)生成器由0變成1，當(dāng)所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘的第一個(gè)上升沿到達(dá)，第二寄存器被觸發(fā)，第二寄存器輸出由0變成1，所述脈沖信號(hào)生成器由1變成0，得到一個(gè)高脈寬等于糾正時(shí)序邏輯單元塊輸入時(shí)鐘與參考時(shí)序邏輯單元塊輸入時(shí)鐘之間的時(shí)鐘偏斜的偏斜脈沖信號(hào)。
9.如權(quán)利要求8所述的時(shí)鐘偏斜糾正電路，其特征在于，所述偏斜控制模塊包括依次串聯(lián)的多個(gè)單位延遲單元，所述單位延遲單元使得脈沖信號(hào)產(chǎn)生單位時(shí)間的延遲，用于將所述偏斜脈沖信號(hào)依次通過串聯(lián)的多個(gè)單位延遲單元，各單位延遲單元分別輸出一個(gè)延遲脈沖信號(hào)，比較所述各單位延遲單元的延遲脈沖信號(hào)與所述偏斜脈沖信號(hào)，確定與所述偏斜脈沖信號(hào)具備相同高脈寬的延遲脈沖信號(hào)對(duì)應(yīng)的目標(biāo)單位延遲單元，根據(jù)所述目標(biāo)單位延遲單元的位置屬性，生成所述糾正參數(shù)。
10.如權(quán)利要求9所述的時(shí)鐘偏斜糾正電路，其特征在于，所述延時(shí)單元鏈包括依次串聯(lián)的多個(gè)時(shí)鐘延遲單元、及與各時(shí)鐘延遲單元分別對(duì)應(yīng)的傳輸門，所述時(shí)鐘延遲單元用于對(duì)所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘進(jìn)行單位時(shí)間延遲，用于根據(jù)所述糾正參數(shù)控制各時(shí)鐘延遲單元對(duì)應(yīng)的傳輸門的開關(guān)，控制對(duì)應(yīng)時(shí)鐘延遲單元是否工作，處于工作狀態(tài)的時(shí)鐘延遲單元對(duì)所述糾正時(shí)序邏輯單元塊輸入時(shí)鐘進(jìn)行單位時(shí)間延遲，生成延遲糾正時(shí)序邏輯單元塊輸入時(shí)鐘后，輸入至所述糾正時(shí)序邏輯單元塊。
11.如權(quán)利要求7至10任一項(xiàng)所述的時(shí)鐘偏斜糾正電路，其特征在于，所述可編程邏輯器件中各時(shí)序邏輯單元塊對(duì)應(yīng)一個(gè)所述延時(shí)單元鏈，所述延時(shí)單元鏈設(shè)置在全局時(shí)鐘的傳輸路徑分叉點(diǎn)與所述時(shí)序邏輯單元塊的時(shí)鐘輸入點(diǎn)之間。
12.一種基于可編程邏輯器件的終端設(shè)備，其特征在于，所述終端設(shè)備占用所述可編程邏輯器件的至少兩個(gè)需要基于相同時(shí)序工作的時(shí)序邏輯單元塊，所述可編程邏輯器件包括如權(quán)利要求7至11任一項(xiàng)所述的時(shí)鐘偏斜糾正電路。