本發(fā)明屬于數(shù)字傳輸或存儲中的差錯控制編碼領(lǐng)域，特別涉及一種基于重編碼方法的短碼長循環(huán)碼譯碼器裝置。

背景技術(shù)：

在現(xiàn)代數(shù)字信號傳輸與數(shù)據(jù)存儲系統(tǒng)中，噪聲或存儲媒介的物理損傷等常會造成傳輸信息的錯誤。因此，為保證數(shù)字傳輸?shù)目煽啃?，差錯控制編碼技術(shù)已成為一項標準技術(shù)。循環(huán)碼是一類重要的差錯控制碼，其碼字經(jīng)循環(huán)移位后，仍為合法碼字。由于優(yōu)越的代數(shù)結(jié)構(gòu)，循環(huán)碼的編譯碼都具有較低復(fù)雜度。循環(huán)碼的譯碼算法分為硬判決譯碼算法與軟判決譯碼算法兩種。硬判決譯碼算法首先將解調(diào)器輸出的軟信息硬判決為二進制序列，再利用碼的代數(shù)結(jié)構(gòu)進行譯碼。由于在硬判決中丟失了信道信息，硬判決譯碼算法的糾錯性能較差。軟判決譯碼算法不對軟信息進行判決，而是直接基于軟信息進行糾錯處理，與硬判決譯碼相比，軟判決譯碼有顯著的性能增益。然而，軟判決譯碼算法的復(fù)雜度比硬判決譯碼算法高。其中，具有最優(yōu)譯碼性能的最大似然譯碼算法的復(fù)雜度隨著碼長指數(shù)增加，復(fù)雜度太高，是大多數(shù)實際的差錯控制系統(tǒng)所無法承受的。因此，研究者研究了各種低復(fù)雜度的高效譯碼算法。

短碼長循環(huán)碼的軟判決譯碼算法，主要包括基于網(wǎng)格圖的譯碼算法和基于候選碼字的譯碼算法?；诰W(wǎng)格圖的軟判決譯碼算法可以采用基于軟信息的維特比譯碼算法或者最大似然譯碼，由于網(wǎng)格圖的狀態(tài)較多且網(wǎng)格圖往往是時變的，譯碼復(fù)雜度較高。而基于候選碼字的譯碼方法一般先篩選出若干候選碼字，再從候選碼字中選取與接收軟信息之間距離度量最小的碼字作為譯碼結(jié)果，復(fù)雜度適中。在該類算法中，F(xiàn)orney提出的廣義最小距離算法^[1]，通過刪除接收序列中軟信息絕對值最小的比特，并運用糾刪的代數(shù)譯碼算法對刪除后的序列進行譯碼，得到候選碼字。該算法復(fù)雜度低，是一種系統(tǒng)的軟判決譯碼算法。Chase提出的Chase算法^[2]與廣義最小距離算法類似，這種算法用取補操作替代了廣義最小距離算法中的刪除操作，候選碼字的選取也比廣義最小距離算法更靈活。以上兩種算法實現(xiàn)簡單，但譯碼性能與最大似然譯碼相差較大。Fossorier與Lin提出的排序統(tǒng)計譯碼算法^[3]，通過翻轉(zhuǎn)硬判決結(jié)果的若干比特與重編碼生成候選碼字。排序統(tǒng)計譯碼算法的性能接近最大似然譯碼，然而，排序統(tǒng)計譯碼算法中每次重編碼的方法均不相同，重編碼的復(fù)雜度較高。

發(fā)明人在實現(xiàn)本發(fā)明的過程中，發(fā)現(xiàn)現(xiàn)有技術(shù)中存在以下缺點和不足：

針對一類特殊的短碼長循環(huán)碼，軟判決最大似然譯碼具有最優(yōu)的誤碼性能，但譯碼實現(xiàn)復(fù)雜度高。另一方面，基于可靠的譯碼算法需要生成較多的候選碼字，較為復(fù)雜。

技術(shù)實現(xiàn)要素：

為了克服上述現(xiàn)有技術(shù)中的不足，本發(fā)明提供了一種針對較短碼長的循環(huán)碼譯碼器裝置，該譯碼器硬件復(fù)雜度較低，可以支持較高的工作時鐘頻率，能夠任意設(shè)置試探序列的數(shù)目與候選碼字的數(shù)目，應(yīng)用靈活。

本發(fā)明的目的是通過下述技術(shù)方案予以實現(xiàn)的：一種基于重編碼的短碼長循環(huán)碼譯碼器裝置，包括：譯碼器控制單元、軟信息寄存器、試探序列生成器、重編碼單元、相關(guān)差計算單元和譯碼結(jié)果更新單元；軟信息寄存器接收信道觀測軟信息序列，軟信息寄存器的輸入使能信號、譯碼器控制單元的輸入控制信號均為與輸入信道觀測值相匹配的輸入使能信號；譯碼器控制單元輸出移位控制計數(shù)和主控計數(shù)信號，移位控制計數(shù)和主控計數(shù)信號作為軟信息寄存器的循環(huán)移位控制信號，同時移位控制計數(shù)信號也作為譯碼結(jié)果更新單元的輸出控制信號，控制單元輸出的試探序列使能和復(fù)位信號作為試探序列生成器的使能和復(fù)位信號；軟信息寄存器的輸出與試探序列生成器和相關(guān)差計算單元連接，以此輸出比特的軟信息完成試探序列計算與相關(guān)差計算；試探序列生成器輸出的試探序列作為重編碼單元的輸入，完成循環(huán)碼的編碼，輸出的部分相關(guān)差作為相關(guān)差計算單元的輸入；重編碼單元輸出根據(jù)試探序列編碼后的碼字作為相關(guān)差計算單元的另外一個輸入；相關(guān)差計算單元根據(jù)來自軟信息寄存器的軟信息、重編碼單元完成的編碼碼字以及試探序列生成器輸出的部分相關(guān)差，經(jīng)過計算后輸出譯碼符號與當(dāng)前碼字的相關(guān)差到譯碼結(jié)果更新單元；譯碼結(jié)果更新單元根據(jù)輸出譯碼碼字及其相關(guān)差，更新譯碼結(jié)果，輸出譯碼結(jié)果與輸出使能信號。

所述的軟信息寄存器包括n個寬度為q比特的寄存器，其中q為軟信息量化位寬，n為循環(huán)碼的碼字長度；軟信息寄存器由n個位寬為q比特的寄存器組成的寄存器組；軟信息寄存器輸入為q比特的信道觀測軟信息序列、信道觀測值輸入使能信號、來自控制單元的移位控制計數(shù)信號與主控計數(shù)信號；軟信息寄存器根據(jù)系統(tǒng)設(shè)置進行均勻的I次移位，每次移位完成后的序列作為試探序列生成器與相關(guān)差計算單元的輸入。

所述的試探序列生成器包括k個串聯(lián)的試探序列基本處理單元；試探序列生成器輸入為軟信息寄存器輸出的信道觀測軟信息序列、控制單元輸出的試探序列使能信號以及試探序列復(fù)位信號；軟信息寄存器輸出的n個寬度為q比特的信道觀測軟信息序列的前k個分量分別依次連接到k個試探序列基本處理單元，第一個試探序列基本處理單元輸入為設(shè)定的初始值，第一個試探序列基本處理單元的輸出連接第二個試探序列基本處理單元，第d(2≤d≤k-1)個試探序列基本處理單元的輸出連接第(d+1)基本處理單元，依次類推，一直到第k個試探序列基本處理單元的輸出構(gòu)成試探序列生成器的輸出，其中k為信息序列的符號長度。

所述的試探序列基本處理單元包括下述五個部件，第一擴展單元、第二擴展單元、第一先入先出也即FIFO存儲器、第二FIFO存儲器和比較器；其中，第一擴展單元的輸入為前一試探序列基本處理單元的輸出以及軟信息寄存器的輸出；第一擴展單元的輸出連接第一FIFO存儲器；第二擴展單元的輸入為前一試探序列基本處理單元的輸出以及該基本處理單元對應(yīng)的軟信息寄存器的輸出分量；第二擴展單元的輸出連接第二FIFO存儲器；第一FIFO存儲器和第二FIFO存儲器的輸出都連接比較器，比較器輸出端有三個，一個輸出端連接第一FIFO存儲器，一個輸出端連接第二FIFO存儲器，一個輸出端作為試探序列基本處理單元的輸出端；其中，第d(0≤d≤k-1)個試探序列基本處理單元中的第一FIFO存儲器和第二FIFO存儲器的位寬為Q，深度為min{2^d-1,C}，(0≤d≤k-1)，其中C為預(yù)先設(shè)定的小于2^k-1的常數(shù)；k個試探序列基本處理單元并行運行。

所述的重編碼單元可以采用基于生成矩陣的并行編碼電路，也可以采用基于移位寄存器的電路實現(xiàn)。

所述的相關(guān)差計算單元包括(n-k)個串行連接的相關(guān)差基本處理單元；相關(guān)差計算單元的輸入為重編碼單元的輸出以及軟信息寄存器的輸出；軟信息寄存器輸出的n個量化為q比特的信道觀測軟信息序列的后(n-k)個分量分別連接第一個相關(guān)差基本處理單元，第二個相關(guān)差基本處理單元，依次到第(n-k)個相關(guān)差基本處理單元；第一個相關(guān)差基本處理單元輸入為該測試序列對應(yīng)的部分相關(guān)差，第一個相關(guān)差基本處理單元的輸出連接第二個相關(guān)差基本處理單元，第p+1(0≤p≤n-k-1)個相關(guān)差基本處理單元的輸出連接第p+2個相關(guān)差基本處理單元，依次類推，一直到第(n-k)個基本處理單元；第(n-k)個基本處理單元的輸是相關(guān)差計算單元的最終輸出；第p個相關(guān)差基本處理單元的輸入數(shù)據(jù)寬度為輸出數(shù)據(jù)的寬度為

所述的相關(guān)差基本處理單元包括加法運算單元、異或門、數(shù)據(jù)選擇器；加法運算單元的輸入為前一相關(guān)差基本處理單元的輸出以及數(shù)據(jù)選擇器的輸出，實現(xiàn)兩個輸入數(shù)據(jù)的求和；數(shù)據(jù)選擇器的使能端輸入為異或門輸出，異或門的輸入和數(shù)據(jù)選擇器的輸入都來自軟信息寄存器的輸出；加法運算單元的輸出作為相關(guān)差基本處理單元的輸出。

所述的譯碼結(jié)果更新單元包括相關(guān)差比較器與寄存器；譯碼結(jié)果更新單元的輸入為相關(guān)差計算單元的輸出以及控制單元輸出的循環(huán)控制計數(shù)信號；比較器的輸入分別為相關(guān)差計算單元的輸出和寄存器的反饋輸出也即當(dāng)前的相關(guān)差值；比較器的輸出循環(huán)移位后連接到寄存器；寄存器的輸出作為譯碼結(jié)果更新單元的輸出。

本發(fā)明的有益效果是：本發(fā)明設(shè)計的一種基于重編碼的短碼長循環(huán)碼譯碼器裝置，與增加試探序列的數(shù)目相比，增加循環(huán)移位次數(shù)附加的硬件復(fù)雜度更高，使譯碼時間更長。因此，實際應(yīng)用時，選取的試探序列數(shù)量與移位次數(shù)需要實現(xiàn)性能與復(fù)雜度的良好折衷，本發(fā)明的譯碼器裝置包括譯碼器控制單元、軟信息寄存器、試探序列生成器、重編碼單元、相關(guān)差計算單元以及譯碼結(jié)果更新單元。軟信息寄存器單元同時完成了循環(huán)移位。試探序列生成器和相關(guān)差計算單元是譯碼器的核心部分。試探序列生成器采用脈動陣列結(jié)構(gòu)，由兩個擴展單元，兩個先入先出存儲器及一個比較器組成，復(fù)雜度較低；相關(guān)差計算單元由若干相關(guān)差基本處理單元級聯(lián)而成，具有規(guī)則結(jié)構(gòu)，便于電路實現(xiàn)。本發(fā)明硬件復(fù)雜度較低，可以支持較高的工作時鐘頻率，能夠任意設(shè)置試探序列的數(shù)目與候選碼字的數(shù)目，應(yīng)用靈活。

附圖說明

圖1是本發(fā)明提供的一種基于重編碼的短碼長循環(huán)碼譯碼器裝置的結(jié)構(gòu)示意圖；

圖2是軟信息寄存器循環(huán)移位示意圖；

圖3是試探序列生成器電路結(jié)構(gòu)示意圖；

圖4是試探序列基本處理單元結(jié)構(gòu)示意圖；

圖5是相關(guān)差計算單元電路結(jié)構(gòu)示意圖；

圖6是相關(guān)差基本處理單元結(jié)構(gòu)示意圖；

圖7是譯碼結(jié)果更新單元電路結(jié)構(gòu)示意圖。

附圖中，各標號所代表的部件列表如下：

1：控制單元 2：軟信息寄存器

3：試探序列生成器 4：重編碼單元

5：相關(guān)差計算單元 6：譯碼結(jié)果更新單元

具體實施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明實施方式作進一步地詳細描述。

為了降低譯碼復(fù)雜度，參見圖1，本發(fā)明實施例提供了一種基于重編碼的短碼長循環(huán)碼譯碼器裝置，詳見下文描述：

本發(fā)明實施例提供的基于重編碼的短碼長循環(huán)碼譯碼器裝置采用現(xiàn)場可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)或超大規(guī)模集成(Very Large Scale Integration，VLSI)電路實現(xiàn)。

一種基于重編碼的短碼長循環(huán)碼譯碼器裝置，參見圖1包括：控制單元1、軟信息寄存器2、試探序列生成器3、重編碼單元4、相關(guān)差計算單元5和譯碼結(jié)果更新單元6。

軟信息寄存器2接收信道觀測軟信息序列，軟信息寄存器2的輸入使能信號、譯碼器控制單元的輸入控制信號均為與輸入信道觀測值相匹配的輸入使能信號；譯碼器控制單元1輸出移位控制計數(shù)和主控計數(shù)信號，移位控制計數(shù)和主控計數(shù)信號作為軟信息寄存器2的循環(huán)移位控制信號，同時移位控制計數(shù)信號也作為譯碼結(jié)果更新單元6的輸出控制信號，控制單元1輸出的試探序列使能和復(fù)位信號作為試探序列生成器3的使能和復(fù)位信號；軟信息寄存器2的輸出與試探序列生成器3和相關(guān)差計算單元4連接，以此輸出比特的軟信息完成試探序列計算與相關(guān)差計算；試探序列生成器3輸出的試探序列作為重編碼單元4的輸入，完成循環(huán)碼的編碼，輸出的部分相關(guān)差作為相關(guān)差計算單元5的輸入；重編碼單元輸出根據(jù)試探序列編碼后的碼字作為相關(guān)差計算單元5的另外一個輸入；相關(guān)差計算單元5根據(jù)來自軟信息寄存器2的軟信息、重編碼單元4完成的編碼碼字以及試探序列生成器3輸出的部分相關(guān)差，經(jīng)過計算后輸出譯碼符號與當(dāng)前碼字的相關(guān)差到譯碼結(jié)果更新單元6；譯碼結(jié)果更新單元6根據(jù)輸出譯碼碼字及其相關(guān)差，更新譯碼結(jié)果，輸出譯碼結(jié)果與輸出使能信號。

參見圖2，軟信息寄存器2包括n個寬度為q比特的寄存器，其中q為軟信息量化后位寬，n為循環(huán)碼的碼字長度。

軟信息寄存器2由n個位寬為q比特的寄存器組成的寄存器組；軟信息寄存器2輸入為q比特的信道觀測軟信息序列、信道觀測值輸入使能信號、來自控制單元1的移位控制計數(shù)信號與主控計數(shù)信號；軟信息寄存器根據(jù)系統(tǒng)設(shè)置按照移位控制計數(shù)信號與主控計數(shù)信號，進行均勻的I次移位，每次移位完成后的序列作為試探序列生成器與相關(guān)差計算單元的輸入。

參見圖3，試探序列生成器3包括k個串聯(lián)的試探序列基本處理單元。

試探序列生成器3輸入為軟信息寄存器2輸出的信道觀測軟信息序列、控制單元1輸出的試探序列使能信號以及試探序列復(fù)位信號；軟信息寄存器2輸出的n個寬度為q比特的信道觀測軟信息序列的前k個分量分別依次連接到k個試探序列基本處理單元，第一個試探序列基本處理單元輸入為設(shè)定的初始值，第一個試探序列基本處理單元的輸出連接第二個試探序列基本處理單元，第d(2≤d≤k-1)個試探序列基本處理單元的輸出連接第(d+1)基本處理單元，依次類推，一直到第k個試探序列基本處理單元的輸出構(gòu)成試探序列生成器3的輸出，其中k為信息序列的符號長度。

參見圖4，試探序列基本處理單元包括下述五個部件，第一擴展單元、第二擴展單元、第一先入先出也即FIFO存儲器、第二FIFO存儲器和比較器。

第一擴展單元的輸入為前一試探序列基本處理單元的輸出以及軟信息寄存器2的輸出；第一擴展單元的輸出連接第一FIFO存儲器；第二擴展單元的輸入為前一試探序列基本處理單元的輸出以及該基本處理單元對應(yīng)的軟信息寄存器2的輸出分量；第二擴展單元的輸出連接第二FIFO存儲器；第一FIFO存儲器和第二FIFO存儲器的輸出都連接比較器，比較器輸出端有三個，一個輸出端連接第一FIFO存儲器，一個輸出端連接第二FIFO存儲器，一個輸出端作為試探序列基本處理單元的輸出端；其中，第d(0≤d≤k-1)個試探序列基本處理單元中的第一FIFO存儲器和第二FIFO存儲器的位寬為Q，深度為min{2^d-1,C}，(0≤d≤k-1)，其中C為預(yù)先設(shè)定的小于2^k-1的常數(shù)；k個試探序列基本處理單元并行運行。

重編碼單元4可以采用基于生成矩陣的并行編碼電路，也可以采用基于移位寄存器的電路實現(xiàn)。

參見圖5，相關(guān)差計算單元5包括(n-k)個串行連接的相關(guān)差基本處理單元。

相關(guān)差計算單元5的輸入為重編碼單元4的輸出、軟信息寄存器2的輸出；相關(guān)差計算單元包括(n-k)個串行連接的相關(guān)差基本處理單元；相關(guān)差計算單元的輸入為重編碼單元的輸出以及軟信息寄存器的輸出；軟信息寄存器2輸出的n個量化為q比特的信道觀測軟信息序列的后(n-k)個分量分別進入第一個相關(guān)差基本處理單元，第二個相關(guān)差基本處理單元，依次到第(n-k)個相關(guān)差基本處理單元；第一個相關(guān)差基本處理單元輸入為該測試序列對應(yīng)的部分相關(guān)差，第一個相關(guān)差基本處理單元的輸出連接第二個相關(guān)差基本處理單元，第p+1(0≤p≤n-k-1)個相關(guān)差基本處理單元的輸出連接第p+2個相關(guān)差基本處理單元，依次類推，一直到第(n-k)個基本處理單元；第(n-k)個基本處理單元的輸是相關(guān)差計算單元的最終輸出；第p個相關(guān)差基本處理單元的輸入數(shù)據(jù)寬度為輸出數(shù)據(jù)的寬度為

參見圖6，相關(guān)差基本處理單元包括加法運算單元、異或門、數(shù)據(jù)選擇器。

加法運算單元的輸入為前一相關(guān)差基本處理單元的輸出以及數(shù)據(jù)選擇器的輸出，實現(xiàn)兩個輸入數(shù)據(jù)的求和；數(shù)據(jù)選擇器的使能端輸入為異或門輸出，異或門的輸入和數(shù)據(jù)選擇器的輸入都來自軟信息寄存器2的輸出；加法運算單元的輸出作為相關(guān)差基本處理單元的輸出。

參見圖7，譯碼結(jié)果更新單元6包括相關(guān)差比較器與寄存器。

譯碼結(jié)果更新單元6的輸入為相關(guān)差計算單元5的輸出以及控制單元1輸出的循環(huán)控制計數(shù)信號；比較器的輸入分別為相關(guān)差計算單元5的輸出和寄存器的反饋輸出也即當(dāng)前的相關(guān)差值；比較器的輸出循環(huán)移位后連接到寄存器；寄存器的輸出作為譯碼結(jié)果更新單元6的輸出。

本發(fā)明實施例，基于FPGA，運用所述的一種基于重編碼的短碼長循環(huán)碼譯碼器結(jié)構(gòu)，實現(xiàn)了(23,12)Golay碼的軟判決譯碼器，并應(yīng)用FPGA誤碼測試平臺，在加性高斯白噪聲(AWGN)信道下仿真了該譯碼器的誤碼性能。

該譯碼器實現(xiàn)采用Xilinx公司Virtex-5系列LX110T型號的FPGA，綜合器為Xilinx公司的XST。實現(xiàn)的譯碼器地參數(shù)選擇為移位的次數(shù)為I，每次移位的數(shù)量為與每次移位后的序列對應(yīng)的試探序列數(shù)目C設(shè)置為不同值，具體參數(shù)如表1所示。根據(jù)本發(fā)明實現(xiàn)得(23,12)Golay碼譯碼器，總體而言，C的增加會提高復(fù)雜度，降低最高工作頻率，增加譯碼時延，但影響不明顯；I的增加，也會增加復(fù)雜度，增大譯碼時延，但對最高工作頻率沒有影響，如表1所示。

表1(23,12)Golay碼硬件報告

本發(fā)明設(shè)計的一種基于重編碼的短碼長循環(huán)碼譯碼器裝置，與增加試探序列的數(shù)目相比，增加循環(huán)移位次數(shù)附加的硬件復(fù)雜度更高，使譯碼時間更長。因此，實際應(yīng)用時，選取的試探序列數(shù)量與移位次數(shù)需要實現(xiàn)性能與復(fù)雜度的良好折衷。

綜上所述，本發(fā)明提供了一種基于重編碼的短碼長循環(huán)碼譯碼器裝置，該譯碼器屬于軟判決譯碼器且譯碼復(fù)雜度較低。本發(fā)明的譯碼器裝置包括譯碼器控制單元、軟信息寄存器、試探序列生成器、重編碼單元、相關(guān)差計算單元以及譯碼結(jié)果更新單元。軟信息寄存器單元同時完成了循環(huán)移位。試探序列生成器和相關(guān)差計算單元是譯碼器的核心部分。試探序列生成器采用脈動陣列結(jié)構(gòu)，由兩個擴展單元，兩個先入先出存儲器及一個比較器組成，復(fù)雜度較低；相關(guān)差計算單元由若干相關(guān)差基本處理單元級聯(lián)而成，具有規(guī)則結(jié)構(gòu)，便于電路實現(xiàn)。本發(fā)明實現(xiàn)了一種基于重編碼的短碼長循環(huán)碼譯碼器裝置，硬件復(fù)雜度較低，可以支持較高的工作時鐘頻率，能夠任意設(shè)置試探序列的數(shù)目與候選碼字的數(shù)目，應(yīng)用靈活。

本領(lǐng)域技術(shù)人員可以理解附圖只是一個優(yōu)選實施例示意圖，上述發(fā)明實施例序號僅僅為了描述，不代表實施例的優(yōu)劣。

以上所述僅為本發(fā)明的較佳實施例，并不用以限制本發(fā)明，采用類似的短碼長循環(huán)碼譯碼器裝置設(shè)計方法，任何所屬技術(shù)領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可做些許更動和改進，但其均應(yīng)屬于本發(fā)明的權(quán)利要求的保護范圍。因此，本發(fā)明的保護范圍以權(quán)利要求書的保護范圍為準。本發(fā)明針對數(shù)字傳輸或者存儲中的差錯控制編碼領(lǐng)域，包括數(shù)字通信系統(tǒng)中的設(shè)計均可采用本發(fā)明的方法，若采用則受本發(fā)明的權(quán)利要求約束。