本發(fā)明涉及集成電路設(shè)計領(lǐng)域，特別是涉及一種15線轉(zhuǎn)4線編碼電路。

背景技術(shù)：

編碼電路是一種將多線(一般為2n-1)并行輸入信號編譯成多線(一般為n)并行輸出的電路，達到減少輸出信號線或者是減少輸出引腳的目的，廣泛應(yīng)用于各種集成電路中。目前常用的編碼方式，有8421碼、格雷碼、BCD碼等，其中BCD碼是二進制碼十進制數(shù)。此外，2013年東南大學的趙霞等人發(fā)明了一種新的編碼方式，命名為“制約競爭計數(shù)碼”(專利號：CN201310027068.4)。下表是幾種編碼方式：

由上表可知，“制約競爭計數(shù)碼”是格雷碼的一種變型，都是需要記憶才能分清輸出碼對應(yīng)的十進制數(shù)值。如圖1所示為“制約競爭技術(shù)碼”的編碼電路原理圖，包括8個四輸入或門和4個兩輸入或門，結(jié)構(gòu)簡單明了，與格雷碼類似，實現(xiàn)加1計數(shù)只有一位輸出位發(fā)生翻轉(zhuǎn)，因此可以制約競爭。

然而，圖1中的“制約競爭計數(shù)碼”應(yīng)用到其他地方，并不能有效消除競爭，比如實現(xiàn)的是加2或者加3這樣不規(guī)則數(shù)值變換計數(shù)編碼，這種編碼方式就不能很好消除競爭。發(fā)生競爭的根本原因是使用多輸入的或門，或門的輸入端可能會有2個輸入同時發(fā)生翻轉(zhuǎn)，這樣就會發(fā)生競爭，使得電路邏輯結(jié)果出錯。

此外，雖然使用的是四輸入或門和兩輸入或門這兩種簡單的數(shù)字電路，但是在輸入端需要15條豎直方向的信號線，在版圖上也一樣需要這么多信號線。豎直方向的信號線會增大版圖的面積，從而增加芯片的成本。如果是31線轉(zhuǎn)5線的編碼電路就需要31條豎直方向的信號線。以此類推到更多的輸入信號，雖然使用的數(shù)字電路模塊——或門的個數(shù)較少，但是版圖上仍然有較大的面積開銷。

因此，如何提出一種新的編碼電路，消除競爭，同時節(jié)省版圖的面積開銷，節(jié)約成本已成為本領(lǐng)域技術(shù)人員亟待解決的問題之一。

技術(shù)實現(xiàn)要素：

鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種15線轉(zhuǎn)4線編碼電路，用于解決現(xiàn)有技術(shù)中編碼電路易發(fā)生競爭，占用版圖面積大等問題。

為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種15線轉(zhuǎn)4線編碼電路，所述15線轉(zhuǎn)4線編碼電路至少包括：34個緩沖器，用于將16進制計數(shù)碼轉(zhuǎn)換為4位計數(shù)編碼輸出；

15個輸入信號的值從第一計數(shù)碼至第十五計數(shù)碼依次升高，4個輸出信號的碼位從第一位編碼至第四位編碼依次升高；

第一計數(shù)碼連接第一緩沖器的輸入端，第三計數(shù)碼連接第五緩沖器的輸入端，第五計數(shù)碼連接第九緩沖器的輸入端，第七計數(shù)碼連接第十三緩沖器的輸入端，第九計數(shù)碼連接第十八緩沖器的輸入端，第十一計數(shù)碼連接第二十二緩沖器的輸入端，第十三計數(shù)碼連接第二十七緩沖器的輸入端，第十五計數(shù)碼連接第三十二緩沖器的輸入端，所述第一、第五、第九、第十三、第十八、第二十二、第二十七、第三十二緩沖器的輸出端連接第二緩沖器的輸入端，所述第二緩沖器的輸出端作為第一位編碼；

第二計數(shù)碼連接第三緩沖器的輸入端，第三計數(shù)碼連接第六緩沖器的輸入端，第六計數(shù)碼連接第十一緩沖器的輸入端，第七計數(shù)碼連接第十四緩沖器的輸入端，第十計數(shù)碼連接第二十緩沖器的輸入端，第十一計數(shù)碼連接第二十三緩沖器的輸入端，第十四計數(shù)碼連接第三十緩沖器的輸入端，第十五計數(shù)碼連接第三十三緩沖器的輸入端，所述第三、第六、第十一、第十四、第二十、第二十三、第三十、第三十三緩沖器的輸出端連接第四緩沖器的輸入端，所述第四緩沖器的輸出端作為第二位編碼；

第四計數(shù)碼連接第七緩沖器的輸入端，第五計數(shù)碼連接第十緩沖器的輸入端，第六計數(shù)碼連接第十二緩沖器的輸入端，第七計數(shù)碼連接第十五緩沖器的輸入端，所述第七、第十、第十二、第十五緩沖器的輸出端連接第八緩沖器的輸入端；所述第十二計數(shù)碼連接第二十五緩沖器的輸入端，第十三計數(shù)碼連接第二十八緩沖器的輸入端，第十四計數(shù)碼連接第三十一緩沖器的輸入端，第十五計數(shù)碼連接第三十四緩沖器的輸入端，所述第二十五、第二十八、第三十一、第三十四緩沖器的輸出端連接第二十六緩沖器的輸入端；所述第八緩沖器及所述第二十六緩沖器的輸出端作為第三位編碼；

第八計數(shù)碼連接第十六緩沖器的輸入端，第九計數(shù)碼連接第十九緩沖器的輸入端，第十計數(shù)碼連接第二十一緩沖器的輸入端，第十一計數(shù)碼連接第二十四緩沖器的輸入端，所述第十六、第十九、第二十一、第二十四緩沖器的輸出端連接十七緩沖器的輸入端；所述第二十五、第二十八、第三十一、第三十四緩沖器的輸出端連接第二十九緩沖器的輸入端所述第十七緩沖器及所述第二十九緩沖器的輸出端作為第四位編碼；

所述第一～第三十四緩沖器接收同一控制信號，當所述控制信號起效時，若輸入為低電平則不影響輸出信號，若輸入為高電平則產(chǎn)生靜態(tài)電流。

優(yōu)選地，所述第一～第三十四緩沖器包括：第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管；所述第一PMOS管與所述第一NMOS管的漏端相連、柵端相連，所述第一PMOS管的源端連接電源電壓，所述第一NMOS管的源端接地；所述第二PMOS管與所述第二NMOS管的漏端相連；所述第二PMOS管的柵端連接所述第一PMOS管與所述第一NMOS管的漏端、源端連接電源電壓；所述第二NMOS管的柵端連接所述控制信號、源端接地。

優(yōu)選地，所述第一～第四位編碼的輸出端還分別連接一緩沖電路。

更優(yōu)選地，所述緩沖電路包括：第三PMOS管、第三NMOS管、第四PMOS管、第四NMOS管；所述第三PMOS管與所述第三NMOS管的漏端相連、柵端相連，所述第三PMOS管的源端連接電源電壓，所述第三NMOS管的源端接地；所述第四PMOS管與所述第四NMOS管的漏端相連、柵端連接所述第三PMOS管與所述第三NMOS管的漏端，所述第四PMOS管的源端連接電源電壓，所述第四NMOS管的源端接地。

如上所述，本發(fā)明的15線轉(zhuǎn)4線編碼電路，具有以下有益效果：

本發(fā)明的15線轉(zhuǎn)4線編碼電路將15線輸入信號轉(zhuǎn)換為4線的8421碼輸出，消除數(shù)據(jù)的競爭，有效避免電路邏輯結(jié)果出錯，同時通過減少信號走線，節(jié)省版圖的面積開銷，大大節(jié)約成本。

附圖說明

圖1顯示為現(xiàn)有技術(shù)中的制約競爭計數(shù)編碼電路的結(jié)構(gòu)示意圖。

圖2顯示為本發(fā)明的15線轉(zhuǎn)4線編碼電路的結(jié)構(gòu)示意圖。

圖3顯示為本發(fā)明的緩沖器的結(jié)構(gòu)示意圖。

圖4顯示為本發(fā)明的緩沖電路的原理示意圖。

圖5顯示為本發(fā)明的波形示意圖。

元件標號說明

U1～U34 緩沖器

B1～B4 緩沖電路

In<1>～In<34> 第一～第三十四計數(shù)碼

Out<1>～Out<4> 第一～第三位編碼

具體實施方式

以下通過特定的具體實例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的具體實施方式加以實施或應(yīng)用，本說明書中的各項細節(jié)也可以基于不同觀點與應(yīng)用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。

請參閱圖2～圖5。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復雜。

如圖2所示，本發(fā)明提供一種15線轉(zhuǎn)4線編碼電路，所述15線轉(zhuǎn)4線編碼電路至少包括：34個緩沖器，用于將16進制計數(shù)碼轉(zhuǎn)換為4位計數(shù)編碼輸出。

如圖2所示，15個輸入信號的值從第一計數(shù)碼In<1>至第十五計數(shù)碼In<15>依次升高，在本實施例中，分別對應(yīng)十進制中的1至15，其中計數(shù)碼In<0>對應(yīng)十進制中的0，未接入電路。4個輸出信號的碼位從第一位編碼Out<1>至第四位編碼Out<4>依次升高。

具體地，如圖2所示，第一計數(shù)碼In<1>連接第一緩沖器U1的輸入端，第三計數(shù)碼In<3>連接第五緩沖器U5的輸入端，第五計數(shù)碼In<5>連接第九緩沖器U9的輸入端，第七計數(shù)碼In<7>連接第十三緩沖器U13的輸入端，第九計數(shù)碼In<9>連接第十八緩沖器U18的輸入端，第十一計數(shù)碼In<11>連接第二十二緩沖器U22的輸入端，第十三計數(shù)碼In<13>連接第二十七緩沖器U27的輸入端，第十五計數(shù)碼In<15>連接第三十二緩沖器U32的輸入端，所述第一緩沖器U1、所述第五緩沖器U5、所述第九緩沖器U9、所述第十三緩沖器U13、所述第十八緩沖器U18、所述第二十二緩沖器U22、所述第二十七緩沖器U27、所述第三十二緩沖器U32的輸出端連接第二緩沖器U2的輸入端，所述第二緩沖器U2的輸出端作為第一位編碼Out<1>，在本實施例中，所述第二緩沖器U2的輸出端還連接第一緩沖電路B1。

第二計數(shù)碼In<2>連接第三緩沖器U3的輸入端，第三計數(shù)碼In<3>連接第六緩沖器U6的輸入端，第六計數(shù)碼In<6>連接第十一緩沖器U11的輸入端，第七計數(shù)碼In<7>連接第十四緩沖器U14的輸入端，第十計數(shù)碼In<10>連接第二十緩沖器U20的輸入端，第十一計數(shù)碼In<11>連接第二十三緩沖器U23的輸入端，第十四計數(shù)碼In<14>連接第三十緩沖器U30的輸入端，第十五計數(shù)碼In<15>連接第三十三緩沖器U33的輸入端，所述第三緩沖器U3、所述第六緩沖器U6、所述第十一緩沖器U11、所述第十四緩沖器U14、所述第二十緩沖器U20、所述第二十三緩沖器U23、所述第三十緩沖器U30、所述第三十三緩沖器U33的輸出端連接第四緩沖器U4的輸入端，所述第四緩沖器U4的輸出端作為第二位編碼Out<2>，在本實施例中，所述第四緩沖器U4的輸出端還連接第二緩沖電路B2。

第四計數(shù)碼In<4>連接第七緩沖器U7的輸入端，第五計數(shù)碼In<5>連接第十緩沖器U10的輸入端，第六計數(shù)碼In<6>連接第十二緩沖器U12的輸入端，第七計數(shù)碼In<7>連接第十五緩沖器U15的輸入端，所述第七緩沖器U7、所述第十緩沖器U10、所述第十二緩沖器U12、所述第十五緩沖器U15的輸出端連接第八緩沖器U8的輸入端；所述第十二計數(shù)碼In<12>連接第二十五緩沖器U25的輸入端，第十三計數(shù)碼In<13>連接第二十八緩沖器U28的輸入端，第十四計數(shù)碼In<14>連接第三十一緩沖器U31的輸入端，第十五計數(shù)碼In<15>連接第三十四緩沖器U34的輸入端，所述第二十五緩沖器U25、所述第二十八緩沖器U28、所述第三十一緩沖器U30、所述第三十四緩沖器U34的輸出端連接第二十六緩沖器U26的輸入端。所述第八緩沖器U8及所述第二十六緩沖器U26的輸出端作為第三位編碼Out<3>，在本實施例中，所述第八緩沖器U8及所述第二十六緩沖器U26的輸出端還連接第三緩沖電路B3。

第八計數(shù)碼In<8>連接第十六緩沖器U16的輸入端，第九計數(shù)碼In<9>連接第十九緩沖器U19的輸入端，第十計數(shù)碼In<10>連接第二十一緩沖器U21的輸入端，第十一計數(shù)碼In<11>連接第二十四緩沖器U24的輸入端，所述第十六緩沖器U16、所述第十九緩沖器U19、所述第二十一緩沖器U21、所述第二十四緩沖器U24的輸出端連接十七緩沖器U17的輸入端；所述第二十五緩沖器U25、所述第二十八緩沖器U28、所述第三十一緩沖器U31、所述第三十四緩沖器U34的輸出端連接第二十九緩沖器U29的輸入端；所述第十七緩沖器U17及所述第二十九緩沖器U29的輸出端作為第四位編碼Out<4>，在本實施例中，所述第十七緩沖器U17及所述第二十九緩沖器U29的輸出端還連接第四緩沖電路B4。

更具體地，所述第一～第三十四緩沖器接收同一控制信號Rn，當所述控制信號Rn起效時，若輸入為低電平則不影響輸出信號，若輸入為高電平則產(chǎn)生靜態(tài)電流。

更具體地，如圖3所示，所述第一～第三十四緩沖器包括：第一PMOS管T1、第一NMOS管T2、第二PMOS管T3、第二NMOS管T4。所述第一PMOS管T1與所述第一NMOS管T2的漏端相連，所述第一PMOS管T1與所述第一NMOS管T2的柵端相連后接收輸入信號IN，所述第一PMOS管T1的源端連接電源電壓VDD，所述第一NMOS管T2的源端接地。所述第二PMOS管T3與所述第二NMOS管T4的漏端相連，作為輸出端OUT，所述第二PMOS管T3的柵端連接所述第一PMOS管T1與所述第一NMOS管T2的漏端、源端連接電源電壓VDD，所述第二NMOS管T4的柵端連接所述控制信號Rn、源端接地。

所述第一～第三十四緩沖器的工作原理如下：所述控制信號Rn高電平有效，當所述控制信號Rn為高電平時，所述第二NMOS管T4導通將輸出端OUT信號線下拉到低電平。這時如果輸入信號IN是低電平，那么所述第一PMOS管T1導通，所述第一NMOS管T2斷開，所述第二PMOS管T3也斷開，輸入信號不會影響到輸出信號；如果輸入信號IN是高電平，那么所述第一PMOS管T1斷開，所述第一NMOS管T2導通，所述第二PMOS管T3也導通，這時所述第二PMOS管T3與所述第二NMOS管T4同時導通，輸出信號OUT就會處于VDD和地之間的中間電壓值，輸出邏輯不確定，同時存在VDD到地之間的通路，產(chǎn)生靜態(tài)電流，增大功耗。

更具體地，如圖4所示，所述第一～第四緩沖電路包括：第三PMOS管T5、第三NMOS管T6、第四PMOS管T7、第四NMOS管T8。所述第三PMOS管T5與所述第三NMOS管T6的漏端相連，所述第三PMOS管T5與所述第三NMOS管T6的柵端相連并接收輸入信號IN，所述第三PMOS管T5的源端連接電源電壓VDD，所述第三NMOS管T6的源端接地。所述第四PMOS管T7與所述第四NMOS管T8的漏端相連，并作為輸出端OUT，所述第四PMOS管T7與所述第四NMOS管T8的柵端連接所述第三PMOS管T5與所述第三NMOS管T6的漏端，所述第四PMOS管T7的源端連接電源VDD，所述第四NMOS管T8的源端接地。

所述第一～第四緩沖電路的工作原理如下：當輸入信號IN為高電平，則所述第PMOS管T5不通，所述第三NMOS管T6導通，所述第四PMOS管T7導通，所述第四NMOS管T8不通，所述輸出信號OUT為高電平；當輸入信號IN為低電平，則所述第PMOS管T5導通，所述第三NMOS管T6不通，所述第四PMOS管T7不通，所述第四NMOS管T8導通，所述輸出信號OUT為低電平。

如圖5所示，所述15線轉(zhuǎn)4線編碼電路的工作原理如下，實現(xiàn)8421編碼：

OUT<1>＝In<1>+In<3>+In<5>+In<7>+In<9>+In<11>+In<13>+In<15>

OUT<2>＝In<2>+In<3>+In<6>+In<7>+In<10>+In<11>+In<14>+In<15>

OUT<3>＝In<4>+In<5>+In<6>+In<7>+In<12>+In<13>+In<14>+In<15>

OUT<4>＝In<8>+In<9>+In<10>+In<11>+In<12>+In<13>+In<14>+In<15>

如圖5所示，首先將所述控制信號Rn置為高電平脈沖，所述第一緩沖器～所述第三十四緩沖器開始工作，當輸入信號為7時，所述第七計數(shù)碼In<7>為高電平，其余計數(shù)碼均為低電平，則所述第十三緩沖器U13、所述第十四緩沖器U14及所述第十五緩沖器U15的輸出端產(chǎn)生靜態(tài)電流，功耗增大，其余各緩沖器的輸出端不受影響。因此，所述第一位編碼Out<1>、所述第二位編碼Out<2>及所述第三位編碼Out<3>輸出高電平，所述第四位編碼Out<4>輸出為低電平，即0111，實現(xiàn)8421碼輸出。

如圖5所示，輸入下一數(shù)據(jù)前，再次將所述控制信號Rn置為高電平脈沖，各輸出端復位至零。當輸入信號為14時，所述第十四計數(shù)碼In<14>為高電平，其余計數(shù)碼均為低電平，則所述第三十緩沖器U30、所述第三十一緩沖器U31的輸出端產(chǎn)生靜態(tài)電流，功耗增大，其余各緩沖器的輸出端不受影響。因此，所述第一位編碼Out<1>輸出為低電平、所述第二位編碼Out<2>、所述第三位編碼Out<3>及所述第四位編碼Out<4>輸出為高電平，即1110，實現(xiàn)8421碼輸出。

其他數(shù)值編碼的原理相同，在此不一一贅述。

如圖2所示，本發(fā)明為15行排列的模塊，每一行對應(yīng)一條輸入信號線，在輸入端沒有豎直方向的信號線，即每一條輸入信號線只輸入到對應(yīng)一行的緩沖器。每一行最多只用到3個模塊，有些行是2個緩沖器模塊。從輸入到輸出，整個電路的豎直走線分別為L1、L2、L3_1、L3_2、L3_3、L4、L5，在版圖上信號線L3_1、L3_2、L3_3只占用一條豎直走線的開銷，因此，整個電路只有5條豎直方向信號走線的面積開銷，遠遠小于圖1中需要用到的15條豎直方向信號走線的面積開銷。推廣到31線-5線的編碼只需再增加1條豎直方向的信號走線，極大程度上節(jié)省了芯片版圖面積。

得益于本發(fā)明所提出的第一緩沖器～第三十四緩沖器的電路結(jié)構(gòu)，豎直信號走線將多個緩沖器的輸出端連接到一起也不會發(fā)生邏輯錯誤。首先，15線的輸入信號是以“…0000100…”的形式輸入的，即15線的輸入信號在一次有效數(shù)據(jù)中只有一條會有高電平輸入，而這條高電平的信號線輸入到某一個緩沖器中，其輸出端連接的只有一個緩沖器或緩沖電路的輸入端，而輸出端連接在一起的其他緩沖器，由于所述控制信號Rn的作用，不對輸出端電平邏輯產(chǎn)生影響，這樣在保證邏輯功能的正確下，還能消除數(shù)據(jù)的競爭。本發(fā)明所提出的15線-4線編碼電路，每一個電路模塊都是單端輸入和單端輸出的，不會出現(xiàn)多輸入或門的輸入信號都翻轉(zhuǎn)引起的數(shù)據(jù)競爭。

本發(fā)明的15線轉(zhuǎn)4線編碼電路與技術(shù)背景中給出表格的8421碼編碼方式是一致的。此外，從每個輸入信號線到輸出端，信號一共經(jīng)過2個緩沖器和1個緩沖電路，根據(jù)數(shù)字電路上的延時定義，將一個反相器延時作為參考的，則本發(fā)明所提出的電路輸入到輸出延時是6個反相器延時。而原有的技術(shù)(圖1)所用的4輸入或門是5個反相器延時，2輸入或門是3個反相器延時，因此圖1的輸入到輸出延時為8個反相器延時。所以，本發(fā)明提出的電路結(jié)構(gòu)比原有技術(shù)編碼速度更快，延時更小。

綜上所述，本發(fā)明提供一種15線轉(zhuǎn)4線編碼電路，包括：34個緩沖器，用于將16進制計數(shù)碼轉(zhuǎn)換為4位計數(shù)編碼輸出。本發(fā)明的15線轉(zhuǎn)4線編碼電路將15線輸入信號轉(zhuǎn)換為4線的8421碼輸出，消除數(shù)據(jù)的競爭，有效避免電路邏輯結(jié)果出錯，同時通過減少信號走線，節(jié)省版圖的面積開銷，大大節(jié)約成本。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點而具高度產(chǎn)業(yè)利用價值。

上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。