1.一種基于頻段劃分補(bǔ)償?shù)膶掝l帶信號采樣回放系統(tǒng)，其特征在于，包括：
輸入模擬信號調(diào)理電路(101)：接收第一寬頻帶模擬信號，并對第一寬頻帶模擬信號進(jìn)行初步調(diào)理；
AD(20)：接收所述輸入模擬信號調(diào)理電路(101)初步調(diào)理后的第一寬頻帶模擬信號，并將初步調(diào)理后的第一寬頻帶模擬信號轉(zhuǎn)換成第一數(shù)字量信號；
數(shù)字處理模塊：接收所述AD(20)所輸出的第一數(shù)字量信號，并對第一數(shù)字量信號進(jìn)行采樣、存儲和回放；
DA(40)：接收所述數(shù)字處理模塊進(jìn)行采樣、存儲和回放后的第一數(shù)字量信號，并將采樣、存儲和回放后的第一數(shù)字量信號轉(zhuǎn)換成第二寬頻帶模擬信號；
輸出模擬信號調(diào)理電路(102)：接收所述DA(40)所輸出的第二寬頻帶模擬信號，對第二寬頻帶模擬信號進(jìn)行調(diào)理，并將調(diào)理后的第二寬頻帶模擬信號輸出。
2.根據(jù)權(quán)利要求1所述的一種基于頻段劃分補(bǔ)償?shù)膶掝l帶信號采樣回放系統(tǒng)，其特征在于：所述數(shù)字處理模塊包括FPGA(50)和DDR3SDRAM(60)，所述FPGA(50)掛接所述DDR3SDRAM(60)，所述FPGA(50)對所述第一數(shù)字量信號進(jìn)行頻率估計(jì)并修正；所述DDR3SDRAM(60)對所述第一數(shù)字量信號進(jìn)行存儲。
3.根據(jù)權(quán)利要求1所述的一種基于頻段劃分補(bǔ)償?shù)膶掝l帶信號采樣回放系統(tǒng)，其特征在于：所述第一寬頻帶模擬信號為百赫茲到百兆赫茲。
4.根據(jù)權(quán)利要求1所述的一種基于頻段劃分補(bǔ)償?shù)膶掝l帶信號采樣回放系統(tǒng)，其特征在于：所述數(shù)字處理模塊分段對所述第一數(shù)字量信號進(jìn)行連續(xù)采樣。
5.一種使用基于頻段劃分補(bǔ)償?shù)膶掝l帶信號采樣回放系統(tǒng)的方法，其特征在于，包括以下步驟：
1)數(shù)字處理模塊通過第一FIFO緩沖(70)連續(xù)讀取AD(20)采樣的第一數(shù)字量信號；
2)使用FPGA(50)掛接的DDR3SDRAM(60)定期緩存一批連續(xù)的第一數(shù)字量信號；
3)FPGA(50)根據(jù)待處理的第一數(shù)字量信號的頻率范圍劃分多個(gè)頻段，針對每個(gè)頻段從DDR3SDRAM(60)中抽取數(shù)據(jù)；
4)對抽取的數(shù)據(jù)分別進(jìn)行FFT運(yùn)算，將FFT的結(jié)果送入cordic單元提取出相應(yīng)數(shù)據(jù)的幅度響應(yīng)值，通過比較，判斷當(dāng)前信號的主信號頻率，同時(shí)也將頻率信息通報(bào)給主處理器；
5)根據(jù)主信號頻率與先期獲得的補(bǔ)償參數(shù)對待回放的信號進(jìn)行數(shù)字補(bǔ)償，并根據(jù)主控程序命令通過第二FIFO緩沖(80)將數(shù)據(jù)傳送到DA(40)以對外回放。