本發(fā)明涉及高速DAC(Digital to Analog Converter,數(shù)字模擬轉換器)電路設計技術領域，具體涉及一種高速DAC電路及其校準方法。

背景技術：

隨著通信技術的快速發(fā)展，通信網(wǎng)絡對芯片性能的要求也越來越高，高速DAC芯片的性能已經(jīng)成為限制未來通信技術發(fā)展的瓶頸之一，如何提升高速DAC芯片的性能是研究領域的難點。

信號時差是影響高速DAC芯片性能的主要原因之一，在高速DAC芯片的DAC電路中，數(shù)字信號通過電流源開關陣列轉化為模擬信號，數(shù)字信號時差會導致輸出產(chǎn)生毛刺，影響高速DAC芯片的輸出頻譜特性。消除信號時差的常用方法是從電路和版圖兩方面來優(yōu)化信號時差問題：1、電路方面，在電流源開關陣列前通過D觸發(fā)器(DFF₀，DFF₁，…DFF_n)采樣對齊；2、版圖方面，從版圖布線上使多路信號各自到輸出端走線等長。

在高速DAC芯片中，尤其是分段式電流舵DAC芯片，達到PS級的信號時差對芯片性能影響比較大，采用D觸發(fā)器及版圖優(yōu)化的方法具有一定的局限性，具體表現(xiàn)為：高低位開關驅動及版圖的差別會引起信號時差，高位權重大，驅動的開關負載大，導致高位信號比低位信號的延遲大，出現(xiàn)多路信號時差。

有鑒于此，急需解決高速DAC芯片的多路信號時差問題。

技術實現(xiàn)要素：

本發(fā)明所要解決的技術問題是解決高速DAC芯片的多路信號時差問題。

為了解決上述技術問題，本發(fā)明所采用的技術方案是提供一種高速DAC電路，包括電流源開關陣列、多個D觸發(fā)器、多個校準通路開關、校準單元和多個可調延時驅動單元，各個所述可調延時驅動單元分別串接在所述電流源開關陣列和各個所述D觸發(fā)器之間，所述校準單元通過各個所述校準通路開關分別與所述電流源開關陣列和各個所述可調延時驅動單元并聯(lián)；

所述D觸發(fā)器，對輸入的數(shù)字信號進行同步控制；

所述校準單元，在校準模式下，對所述電流源開關陣列的輸入信號進行檢測，根據(jù)不同步的數(shù)字信號生成校準信號，并發(fā)送到對應的所述可調延時驅動單元；

所述校準通路開關，閉合時，開啟信號通路與所述校準單元的連接，進入校準模式；斷開時，切斷所述信號通路與所述校準單元的連接，進入正常工作模式；

所述可調延時驅動單元，在校準模式下，根據(jù)所述校準單元發(fā)送的校準信號對不同步的數(shù)字信號進行延時調整；在正常工作模式下，驅動所述電流源開關陣列進行數(shù)模轉換；

所述電流源開關陣列，在工作模式下，根據(jù)所述可調延時驅動單元的驅動信號，將數(shù)字信號轉換為模擬信號。

在上述技術方案中，所述校準信號中攜帶有數(shù)字信號不同步的所述信號通路中可調延時驅動單元的偏置電壓。

在上述技術方案中，所述可調延時驅動單元包括射極跟隨器，所述可調延時驅動單元通過調整所述射極跟隨器的偏置電壓，實現(xiàn)對不同步的數(shù)字信號的延時調整。

在上述技術方案中，所述校準單元包括多個電平檢測模塊、比較器及判決模塊；

所述電平檢測模塊，以所述電流源開關陣列的任一路輸入信號作為基準信號，以其他信號通路的輸入信號作為待校準信號，分別檢測基準信號的電平和待校準信號的電平；

所述比較器，將所述電平檢測模塊檢測出的所述基準信號的電平與待校準的所述數(shù)字信號的電平進行比較，并輸出比較結果到所述判決模塊；

所述判決模塊，通過比較結果判斷所述基準信號與所述待校準的數(shù)字信號是否同步，根據(jù)不同步的待校準的所述數(shù)字信號生成相應的校準信號，并發(fā)送到對應的所述可調延時驅動單元。

在上述技術方案中，所述可調延時驅動單元通過在驅動放大器的基礎上進行修改而成。

本發(fā)明還提供了一種高速DAC電路的校準方法，包括以下步驟：

閉合校準通路開關，開啟信號通路與校準單元的連接，進入校準模式，并向各信號通路輸入相同的數(shù)字信號；

通過校準單元檢測電流源開關陣列的輸入信號，以任一路輸入信號為基準信號，以其他信號通路的輸入信號作為待校準信號，通過比較和判決，根據(jù)不同步的數(shù)字信號生成校準信號，并發(fā)送到對應的可調延時驅動單元；

根據(jù)可調延時驅動單元接收到的校準信號，對不同步的數(shù)字信號進行延時調整；

校準完成后，保持可調延時驅動單元的校準信號不變，通過斷開校準通路開關，切斷信號通路與校準單元的連接，進入工作模式，通過可調延時驅動單元驅動電流源開關陣列進行數(shù)模轉換。

本發(fā)明在高速DAC電路中設置校準單元、多個可調延時驅動單元和多個校準通路開關，通過閉合校準通路開關，開啟信號通路與校準單元的連接，進入校準模式，通過校準單元對電流源開關陣列的輸入信號進行檢測，將生成的校準信號發(fā)送到對應的可調延時驅動單元，由可調延時驅動單元對不同步的數(shù)字信號進行延時調整，實現(xiàn)高速信號同步。校準完成后，切斷校準通路開關，進入工作模式。從而解決了高速DAC芯片的多路信號時差問題，大大減小了高速DAC電路的輸出毛刺，改善了高速DAC電路的動態(tài)特性，優(yōu)化了高速DAC芯片性能。

附圖說明

圖1為本發(fā)明提供的一種高速DAC電路的結構示意圖；

圖2為本發(fā)明提供的校準單元的結構示意圖；

圖3為本發(fā)明提供的可調延時驅動單元的結構示意圖；

圖4為本發(fā)明提供的一種高速DAC電路的校準方法流程圖。

具體實施方式

本發(fā)明在高速DAC電路中設置校準單元和多個可調延時驅動單元，通過校準單元對電流源開關陣列的輸入信號進行檢測，將數(shù)字信號不同步的信號通路中可調延時驅動單元的偏置電壓發(fā)送到對應的可調延時驅動單元，由可調延時驅動單元對偏置電壓進行調整，實現(xiàn)對不同步的數(shù)字信號進行延時調整，實現(xiàn)了多通路高速信號同步，從而解決了高速DAC芯片的多路信號時差問題。

下面結合說明書附圖和具體實施方式對本發(fā)明做出詳細的說明。

本發(fā)明實施提供了一種高速DAC電路，如圖1所示，包括多個D觸發(fā)器10、多個可調延時驅動單元20、校準單元30、電流源開關陣列40和多個校準通路開關50,各個可調延時驅動單元20分別串接在電流源開關陣列40和各個D觸發(fā)器10之間，校準單元30通過各個校準通路開關50分別與電流源開關陣列40和各個可調延時驅動單元20并聯(lián)。

D觸發(fā)器10，即DFF觸發(fā)器(DFF₀，DFF₁，…DFF_n)，對輸入的數(shù)字信號進行同步控制。

可調延時驅動單元20，在校準模式下，根據(jù)校準單元30發(fā)送的校準信號對不同步的數(shù)字信號進行延時調整，直至各信號通路之間無延時；在正常工作模式下，驅動電流源開關陣列40實現(xiàn)數(shù)模轉換。

校準單元30，在校準模式下，對電流源開關陣列40的輸入信號進行檢測，根據(jù)不同步的數(shù)字信號生成校準信號，并發(fā)送到對應的可調延時驅動單元20，校準信號中攜帶有數(shù)字信號不同步的信號通路中可調延時驅動單元20的偏置電壓(Ctrl₀，Ctrl₁，…Ctrl_n)。

電流源開關陣列40，在工作模式下，根據(jù)可調延時驅動單元20的驅動信號，將數(shù)字信號轉換為模擬信號。

校準單元開關50，即開關(S₀，S₁，…S_n)，通過閉合校準單元開關50，開啟校準單元30與可調延時驅動單元20和電流源開關陣列40的連接，進入校準模式；校準完成后，保持可調延時驅動單元20的校準信號不變，通過斷開校準單元開關50，切斷校準單元30與可調延時驅動單元20和電流源開關陣列40的連接，進入正常工作模式。

可調延時驅動單元20包括射極跟隨器201，可調延時驅動單元20通過調整射極跟隨器201的偏置電壓，實現(xiàn)對存在延時的數(shù)字信號的延時調整。

校準單元30包括多個電平檢測模塊301、多個比較器302和多個判決模塊303；電平檢測模塊301以電流源開關陣列40的任一路輸入信號作為基準信號，以其他信號通路的輸入信號作為待校準信號，分別檢測基準信號的電平和待校準信號的電平；比較器302將電平檢測模塊301檢測出的基準信號的電平與待校準信號的電平進行比較，并輸出比較結果到判決模塊303；判決模塊303通過比較結果判斷基準信號與待校準信號是否同步，如果同步則不做調整，如果不同步則根據(jù)不同步的待校準信號生成相應的校準信號，并發(fā)送到對應的可調延時驅動單元20，其中，校準信號中攜帶有數(shù)字信號不同步的信號通路中可調延時驅動單元20的偏置電壓。

上述校準單元30具體如圖2所示，以第i路數(shù)字信號作為基準信號，第j路數(shù)字信號作為待校準信號為例，通過電平檢測模塊301分別檢測第i路和第j路數(shù)字信號的電平，通過比較器302對檢測出的第i路和第j路數(shù)字信號的電平進行比較，通過判決模塊303對比較結果進行判斷，將存在延時的第j路數(shù)字信號的信號通路中可調延時驅動單元20的偏置電壓Ctrl_j發(fā)送到第j路數(shù)字信號的可調延時驅動單元20進行延時調整，直至第i路和第j路數(shù)字信號之間不存在延時。

如圖3所示，上述可調延時驅動單元20通過在傳統(tǒng)的驅動放大器的基礎上進行修改而成，通過改變可調延時驅動單元20中射極跟隨器201的偏置電壓Ctrl，實現(xiàn)對存在延時的數(shù)字信號的偏置電壓的調整，從而實現(xiàn)各通路的延時調整。

本發(fā)明實施例還提供了一種高速DAC電路的校準方法，如圖4所示，包括以下步驟：

S1、閉合校準通路開關，開啟信號通路與校準單元的連接，進入校準模式，向各通路輸入相同碼流(D₀，D₁，…D_n)(即數(shù)字信號)。

S2、通過校準單元檢測電流源開關陣列的輸入信號，以任一路輸入信號為基準信號，以其他信號通路的輸入信號為待校準信號，通過比較和判決，根據(jù)不同步的數(shù)字信號生成校準信號，并發(fā)送到對應的可調延時驅動單元。

S3、根據(jù)可調延時驅動單元接收到的校準信號，對不同步的數(shù)字信號進行延時調整。

S4、校準完成后，保持可調延時驅動單元的校準信號不變，通過斷開校準通路開關，切斷信號通路與校準單元的連接，進入工作模式，通過可調延時驅動單元驅動電流源開關陣列進行數(shù)模轉換。

具體地，通過閉合校準通路開關進入校準模式，各通路輸入的數(shù)字信號經(jīng)過對應的D觸發(fā)器(DFF₀，DFF₁，…DFF_n)進行第一次同步，以電流源開關陣列的任一路輸入信號作為基準信號，以其他信號通路的輸入信號為待校準信號，通過校準單元對待校準信號進行校準，實現(xiàn)第二次同步：通過電平檢測模塊檢測基準信號和待校準信號的電平，通過比較器將電平檢測模塊檢測出的基準信號的電平與待校準信號的電平進行比較，并輸出比較結果到判決模塊，通過判決模塊對比較結果進行判斷，將存在延時的數(shù)字信號的信號通路中可調延時驅動單元的偏置電壓發(fā)送到對應的可調延時驅動單元進行延時調整。校準完成后，保持可調延時驅動單元的校準信號不變，切斷校準通路開關，進入正常工作模式，根據(jù)實際應用需求，向各通路輸入工作碼流，通過可調延時驅動單元驅動電流源開關陣列進行數(shù)模轉換。

本發(fā)明不局限于上述最佳實施方式，任何人在本發(fā)明的啟示下作出的結構變化，凡是與本發(fā)明具有相同或相近的技術方案，均落入本發(fā)明的保護范圍之內。