技術總結
本發(fā)明公開了一種六輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管等，第一三極管的柵極與第七三極管的柵極連接，第一三極管的源極、第二三極管的源極、第三三極管的源極分別都與第四三極管的漏極、第五三極管的漏極與第六三極管的漏極連接，第一三極管的漏極、第二三極管的漏極、第三三極管的漏極相連接等。本發(fā)明所要解決的技術問題是提供一種六輸入端組合邏輯電路的晶體管級實現(xiàn)方案的電路，其削減晶體管數(shù)目，達到了降低晶體管數(shù)目的目的，最終實現(xiàn)了達到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

技術研發(fā)人員：唐立偉;任軍
受保護的技術使用者：合肥恒爍半導體有限公司
文檔號碼：201611260561
技術研發(fā)日：2016.12.30
技術公布日：2017.05.17