本發(fā)明涉及一種組合邏輯的電路，特別是涉及一種五輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路。

背景技術(shù)：

現(xiàn)有技術(shù)實(shí)現(xiàn)該五輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路存在以下缺點(diǎn)和不足之處：

一，電路復(fù)雜、所需邏輯門數(shù)目較多

現(xiàn)有技術(shù)要實(shí)現(xiàn)邏輯Y＝～(A+B+C+D+E)，經(jīng)硬件描述語(yǔ)言Verilog代碼編譯，然后綜合后會(huì)是如圖2所示：它調(diào)用了2個(gè)反相器、1個(gè)3輸入端與非門和2個(gè)2輸入端或非門。

二，信號(hào)傳輸延遲大

信號(hào)經(jīng)此三級(jí)門的傳輸，由于門本身固有的延遲，從輸入到輸出的總的傳輸延遲加大。輸入到輸出的傳輸延遲太大，對(duì)于頻率高，對(duì)信號(hào)延遲大小很關(guān)心的電路將會(huì)是致命的。

三，所需電路成本高

由于現(xiàn)有電路使用了2個(gè)反相器、1個(gè)3輸入端與非門和2個(gè)2輸入端或非門。，這總體是需要18個(gè)晶體管的，由于晶體管數(shù)目較多，導(dǎo)致其所占用的硅片面積較大。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種五輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路，其削減晶體管數(shù)目，本方案只需要10個(gè)晶體管，這達(dá)到了降低晶體管數(shù)目的目的，最終實(shí)現(xiàn)了達(dá)到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

本發(fā)明是通過(guò)下述技術(shù)方案來(lái)解決上述技術(shù)問(wèn)題的：一種五輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路，其特征在于，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、第九三極管、第十三極管，第一三極管的柵極和第六三極管的柵極連接，第一三極管的源極和第二三極管的漏極連接，第二三極管的柵極和第七三極管的柵極連接，第二三極管的源極和第三三極管的漏極連接，第三三極管的柵極和第八三極管的柵極連接，第三三極管的源極和第四三極管的漏極連接，第四三極管的柵極和第九三極管的柵極連接，第四三極管的源極和第五三極管的漏極連接，第五三極管的柵極和第十三極管的柵極連接，第五三極管的源極、第六三極管的漏極、第七三極管的漏極、第八三極管的漏極、第九三極管的漏極和第十三極管的漏極相連接，第六三極管的源極、第七三極管的源極、第八三極管的源極、第九三極管的源極和第十三極管的源極相連接且接地。

優(yōu)選地，所述第一三極管、第二三極管、第三三極管、第四三極管、第五三極管都是PMOS管。

優(yōu)選地，所述第六三極管、第七三極管、第八三極管、第九三極管、第十三極管都是NMOS管。

本發(fā)明的積極進(jìn)步效果在于：本發(fā)明削減晶體管數(shù)目，晶體管數(shù)目從18個(gè)被消減到10個(gè)，這達(dá)到了降低晶體管數(shù)目的目的，最終實(shí)現(xiàn)了達(dá)到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

附圖說(shuō)明

圖1為本發(fā)明五輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路的電路圖。

圖2為現(xiàn)有技術(shù)的原理圖。

具體實(shí)施方式

下面結(jié)合附圖給出本發(fā)明較佳實(shí)施例，以詳細(xì)說(shuō)明本發(fā)明的技術(shù)方案。

如圖1所示，本發(fā)明五輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)方案的電路包括第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5、第六三極管Q6、第七三極管Q7、第八三極管Q8、第九三極管Q9、第十三極管Q10，第一三極管Q1的柵極和第六三極管Q6的柵極連接，第一三極管Q1的源極和第二三極管Q2的漏極連接，第二三極管Q2的柵極和第七三極管Q7的柵極連接，第二三極管Q2的源極和第三三極管Q3的漏極連接，第三三極管Q3的柵極和第八三極管Q8的柵極連接，第三三極管Q3的源極和第四三極管Q4的漏極連接，第四三極管Q4的柵極和第九三極管Q9的柵極連接，第四三極管Q4的源極和第五三極管Q5的漏極連接，第五三極管Q5的柵極和第十三極管Q10的柵極連接，第五三極管Q5的源極、第六三極管Q6的漏極、第七三極管Q7的漏極、第八三極管Q8的漏極、第九三極管Q9的漏極和第十三極管Q10的漏極相連接，第六三極管Q6的源極、第七三極管Q7的源極、第八三極管Q8的源極、第九三極管Q9的源極和第十三極管Q10的源極相連接且接地。

第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5都是PMOS管。

第六三極管Q6、第七三極管Q7、第八三極管Q8、第九三極管Q9、第十三極管Q10都是NMOS管。

本發(fā)明的工作原理如下：本發(fā)明可以把本實(shí)現(xiàn)方案做成標(biāo)準(zhǔn)單元(standard cell)，以方便以后使用時(shí)調(diào)用。

綜上所述，本發(fā)明削減晶體管數(shù)目，晶體管數(shù)目從18個(gè)被消減到10個(gè)，這達(dá)到了降低晶體管數(shù)目的目的，最終實(shí)現(xiàn)了達(dá)到同樣的邏輯功能所占用的硅片面積的大幅削減的目的。

以上所述的具體實(shí)施例，對(duì)本發(fā)明的解決的技術(shù)問(wèn)題、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。