本實(shí)用新型涉及時(shí)鐘振蕩器，尤其涉及一種快啟動(dòng)低功耗時(shí)鐘振蕩器。

背景技術(shù)：

隨著半導(dǎo)體集成電路的發(fā)展，越來愈多的電路模塊集成到芯片內(nèi)部，隨著全球消費(fèi)電子需求的熱漲，對(duì)產(chǎn)品性質(zhì)的要求越來越高，對(duì)低功耗的要求越來越嚴(yán)格。在常見的微控制器中，時(shí)鐘模塊通常是不可或缺的，微控制器在不同工作狀態(tài)下需要不同頻率時(shí)鐘來驅(qū)動(dòng)，一般在微控制器進(jìn)入睡眠狀態(tài)時(shí)，需將慢速時(shí)鐘振蕩模塊打開，出于低功耗設(shè)計(jì)考慮，通常需要將時(shí)鐘振蕩模塊的偏置電流設(shè)計(jì)得比較小，通常在幾十納安左右，這么小的偏置電流使得慢時(shí)鐘要經(jīng)過很長(zhǎng)時(shí)間才能建立起時(shí)鐘信號(hào)?，F(xiàn)有低功耗時(shí)鐘振蕩器為了達(dá)到低功耗節(jié)能的目的，時(shí)鐘模塊中所有支路的電流設(shè)置得非常小，由于充電電容以及寄生電容的存在，會(huì)導(dǎo)致時(shí)鐘振蕩器的建立過程比較緩慢，為了過濾掉這部分雜散信號(hào)，通常做法是對(duì)這部分信號(hào)進(jìn)行時(shí)序處理，由于穩(wěn)定時(shí)間通常在幾十毫秒，要保證時(shí)鐘信號(hào)足夠穩(wěn)定，需要消耗大量的邏輯資源，芯片面積會(huì)隨之增加。

技術(shù)實(shí)現(xiàn)要素：

為了解決上述技術(shù)問題，本實(shí)用新型的目的是提供一種穩(wěn)定的快啟動(dòng)低功耗時(shí)鐘振蕩器。

本實(shí)用新型所采用的技術(shù)方案是一種快啟動(dòng)超低功耗時(shí)鐘振蕩器，包括振蕩電路、振蕩控制電路、偏置電流源和快速啟動(dòng)控制電路，所述偏置電流源的輸出端與振蕩電路的輸入端連接，所述振蕩電路的輸出端與振蕩控制電路的輸入端連接，所述快速啟動(dòng)控制電路的輸出端與偏置電流源的輸入端連接；所述振蕩控制電路包括多個(gè)門電路，所述快速啟動(dòng)控制電路包括多個(gè)D觸發(fā)器和多個(gè)門電路；所述偏置電流源包括電流源負(fù)載，所述電流源負(fù)載包括截止型MOS管。

進(jìn)一步地，所述振蕩電路包括第五偏置NMOS晶體管M5、第六偏置NMOS晶體管M6、第一NMOS晶體管M1、第二NMOS晶體管M2、第三PMOS晶體管M3、PMOS晶體管M4、第一充放電電容C1和第二充放電電容C2，所述第五偏置NMOS晶體管M5的柵極與偏置電壓VBIAS連接、第五偏置NMOS晶體管M5的源極分別與第一充放電電容C1的一端和第一NMOS晶體管M1的漏極連接，所述第一充放電電容C1的另一端接電源地，所述第一NMOS晶體管M1的柵極用于接入第一振蕩控制電壓VA、第一NMOS晶體管M1的源極接電源地，所述第六偏置NMOS晶體管M6的柵極與偏置電壓VBIAS連接、第六偏置NMOS晶體管M6的源極分別與第二充放電電容C2的一端和第二NMOS晶體管M2的漏極連接，所述第二充放電電容C2的另一端接電源地，所述第二NMOS晶體管M2的柵極用于接入第二振蕩控制電壓VB、第二NMOS晶體管M2的源極接電源地，所述第三PMOS晶體管M3的柵極用于接入第一振蕩控制電壓VA、第三PMOS晶體管M3的源極與偏置電流源的輸出端連接、第三PMOS晶體管M3的漏極與第五偏置NMOS晶體管M5的漏極連接，所述第四PMOS晶體管M4的柵極用于接入第二振蕩控制電壓VB、第四PMOS晶體管M4的源極與偏置電流源的輸出端連接、第四PMOS晶體管M4的漏極與第六偏置NMOS晶體管M6的漏極連接。

進(jìn)一步地，所述偏置電流源包括偏置電流電路，所述偏置電流電路包括第七NMOS晶體管M7、第八NMOS晶體管M8、第九PMOS晶體管M9、第十PMOS晶體管M10，第十一NMOS晶體管M0和電阻R1，所述第九PMOS晶體管M9的源極接電源電壓，所述第十PMOS晶體管M10的源極接電源電壓，所述第九PMOS晶體管M9的漏極與第七NMOS晶體管M7的漏極連接，所述第九PMOS晶體管M9的柵極接收快速啟動(dòng)控制電路的輸出信號(hào)，所述第七NMOS晶體管M7的柵極與漏極連接，所述第七NMOS晶體管M7的柵極與偏置電壓VBIAS連接，所述第七NMOS晶體管M7的源極與第十一NMOS晶體管M0的漏極連接，所述第十一NMOS晶體管M0的漏極與柵極連接，所述第十一NMOS晶體管M0的源極接電源地，所述第十PMOS晶體管M10的漏極與所述偏置第八NMOS晶體管M8的漏極連接，所述第八NMOS晶體管M8的柵極與偏置電壓VBIAS連接，所述第八NMOS晶體管M8的源極通過電阻R1接電源地。

進(jìn)一步地，所述振蕩控制電路包括第一與非門U1、第二與非門U2、第一非門A1、第二非門A2和第三非門A3，所述第一與非門U1與第二與非門U2構(gòu)成SR鎖存器，所述第一與非門U1的第一輸入端與第六偏置NMOS晶體管M6的漏極連接，所述第一與非門U1的第二輸入端與第二與非門U2的輸出端連接，所述第二與非門U2的第一輸入端與第五偏置NMOS晶體管M5的漏極連接，所述第二與非門U2的第二輸入端與第一與非門U1的輸出端連接，所述第一與非門U1的輸出端與第一非門A1的輸入端連接，所述第一非門A1的輸出端輸出第一振蕩控制電壓VA并與第三非門A3的輸入端連接，所述第二非門A2的輸出端輸出第二振蕩控制電壓VB，所述第三非門A3的輸出端作為時(shí)鐘信號(hào)CLK的輸出端。

進(jìn)一步地，所述快速啟動(dòng)控制電路包括分頻計(jì)數(shù)電路，所述分頻計(jì)數(shù)電路包括或非門N1、第三與非門U3、第四非門A4、第五非門A5和四個(gè)D觸發(fā)器，所述四個(gè)D觸發(fā)器分別是第一D觸發(fā)器D1、第二D觸發(fā)器D2、第三D觸發(fā)器D3和第四D觸發(fā)器D4，所述或非門N1的兩個(gè)輸入端分別輸入計(jì)數(shù)溢出標(biāo)志位信號(hào)CNT_OV和時(shí)鐘信號(hào)CLK，所述或非門N1的輸出端與第四非門A4的輸入端連接，所述第四非門A4的輸出端與第一D觸發(fā)器D1的第一時(shí)鐘信號(hào)輸入端CK1連接，所述第三與非門U3的兩個(gè)輸入端分別接收復(fù)位信號(hào)POR和使能信號(hào)EN，所述第三與非門U3的輸出端與第五非門A5的輸入端連接，所述第五非門A5的輸出端分別連接四個(gè)D觸發(fā)器的復(fù)位端CLR，所述第一D觸發(fā)器的第一D輸入端D01與第二D觸發(fā)器的第二時(shí)鐘信號(hào)輸入端CK2連接，所述第一D觸發(fā)器的第一非Q輸出端與第二D觸發(fā)器的第二時(shí)鐘信號(hào)輸入端CK2連接，所述第二D觸發(fā)器的第二D輸入端D02與第三D觸發(fā)器的第三時(shí)鐘信號(hào)輸入端CK3連接，所述第二D觸發(fā)器的第二非Q輸出端與第三D觸發(fā)器的第三時(shí)鐘信號(hào)輸入端CK3連接，所述第三D觸發(fā)器的第三D輸入端D03與第四D觸發(fā)器的第四時(shí)鐘信號(hào)輸入端CK4連接，所述第三D觸發(fā)器的第三非Q輸出端與第四D觸發(fā)器的第四時(shí)鐘信號(hào)輸入端CK4連接，所述第四D觸發(fā)器的第四D輸入端D04與第四非Q輸出端連接。

進(jìn)一步地，所述快速啟動(dòng)控制電路還包括控制電路，所述控制電路包括第四與非門U4、第五與非門U5和第二或非門N2，所述第四與非門U4的兩個(gè)輸入端分別連接第三D觸發(fā)器的第三Q輸出端Q3和第四D觸發(fā)器的第四Q輸出端Q4，所述第五與非門U5的兩個(gè)輸入端分別連接第一D觸發(fā)器的第一Q輸出端Q1和第二D觸發(fā)器的第二Q輸出端Q2，所述第二或非門N2的兩個(gè)輸入端分別連接第四與非門U4的輸出端和第五與非門U5的輸出端，所述第二或非門N2的輸出端與偏置電流源電路中的第九PMOS晶體管M9的柵極連接，所述第二或非門N2的輸出端輸出計(jì)數(shù)溢出標(biāo)志位信號(hào)CNT_OV。

本實(shí)用新型的有益效果是：

本實(shí)用新型采用包括邏輯門電路的快速啟動(dòng)控制電路，使得時(shí)鐘振蕩器能夠快速建立起時(shí)鐘信號(hào)，減少了時(shí)鐘的雜散信號(hào)，保證了快速啟動(dòng)控制電路數(shù)字時(shí)序邏輯狀態(tài)的穩(wěn)定性，從而保證了時(shí)鐘振蕩器的穩(wěn)定性。本實(shí)用新型采用晶體管代替電阻作為偏置電流源的負(fù)載，與現(xiàn)有技術(shù)相比，節(jié)省芯片面積，且無需增加控制端口和外部元件，整個(gè)時(shí)鐘振蕩器的功耗低。

附圖說明

下面結(jié)合附圖對(duì)本實(shí)用新型的具體實(shí)施方式作進(jìn)一步說明：

圖1是本實(shí)用新型一種快啟動(dòng)低功耗時(shí)鐘振蕩器的電路圖；

圖2是本實(shí)用新型一種快啟動(dòng)低功耗時(shí)鐘振蕩器中偏置電流源具體實(shí)施例電路圖；

圖3是本實(shí)用新型一種快啟動(dòng)低功耗時(shí)鐘振蕩器中快速啟動(dòng)控制電路具體實(shí)施例電路圖；

圖4是本實(shí)用新型一種快啟動(dòng)低功耗時(shí)鐘振蕩器中快速啟動(dòng)控制電路的輸出波形和本實(shí)用新型時(shí)鐘振蕩器的輸出波形圖。

具體實(shí)施方式

需要說明的是，在不沖突的情況下，本申請(qǐng)中的實(shí)施例及實(shí)施例中的特征可以相互組合。

圖1是本實(shí)用新型一種快啟動(dòng)低功耗時(shí)鐘振蕩器的電路圖，如圖1所示，一種快啟動(dòng)低功耗時(shí)鐘振蕩器，包括振蕩電路1、振蕩控制電路2、偏置電流源I1和快速啟動(dòng)控制電路3，所示偏置電流源I1的輸出端與振蕩電路1的輸入端連接，所示振蕩電路1的輸出端與振蕩控制電路3的輸入端連接，所示快速啟動(dòng)控制電路3的輸出端與偏置電流源I1的輸入端連接。

所述振蕩電路包括第五偏置NMOS晶體管M5、第六偏置NMOS晶體管M6、第一NMOS晶體管M1、第二NMOS晶體管M2、第三PMOS晶體管M3、第四PMOS晶體管M4、第一充放電電容C1和第二充放電電容C2，所述第五偏置NMOS晶體管M5的柵極與偏置電壓VBIAS連接、第五偏置NMOS晶體管M5的源極分別與第一充放電電容C1的一端和第一NMOS晶體管M1的漏極連接，所述第一充放電電容C1的另一端接電源地，所述第一NMOS晶體管M1的柵極用于連接第一振蕩控制電壓VA、第一NMOS晶體管M1的源極接電源地，所述第六偏置NMOS晶體管M6的柵極與偏置電壓VBIAS連接、第六偏置NMOS晶體管M6的源極分別與第二充放電電容C2的一端和第二NMOS晶體管M2的漏極連接，所述第二充放電電容C2的另一端接電源地，所述第二NMOS晶體管M2的柵極用于連接第二振蕩控制電壓VB、第二NMOS晶體管M2的源極接電源地，所述第三PMOS晶體管M3的柵極用于連接第一振蕩控制電壓VA、第三PMOS晶體管M3的源極與偏置電流源的輸出端連接、第三PMOS晶體管M3的漏極與第五偏置NMOS晶體管M5的漏極連接，所述第四PMOS晶體管M4的柵極用于連接第二振蕩控制電壓VB、第四PMOS晶體管M4的源極與偏置電流源的輸出端連接、第四PMOS晶體管M4的漏極與第六偏置NMOS晶體管M6的漏極連接。由圖1可以看出，振蕩電路1中具有兩條對(duì)稱的RC充放電網(wǎng)絡(luò)，所述第一充放電電容C1與第二充放電電容C2的電容值相同，在第五偏置NMOS晶體管M5的柵極和第六偏置NMOS晶體管M6的柵極施加VBIAS偏置電壓，第五偏置NMOS晶體管M5和第六偏置NMOS晶體管M6分別與充放電電容C1、C2形成RC結(jié)構(gòu)，第一NMOS晶體管M1與第三PMOS晶體管M3、第二NMOS晶體管M2與第四PMOS晶體管M4分別構(gòu)成反向器結(jié)構(gòu)，用于充放電電容C1、C2的充電和放電狀態(tài)的翻轉(zhuǎn)。充放電電容C1、C2的充電電流由偏置電流源鏡像提供。

所述振蕩控制電路2是由多個(gè)門電路組成的邏輯控制電路，所述振蕩控制電路包括第一與非門U1、第二與非門U2、第一非門A1、第二非門A2和第三非門A3，所述第一與非門U1與第二與非門U2構(gòu)成SR鎖存器，所述第一與非門U1的第一輸入端與第六偏置NMOS晶體管M6的漏極連接，所述第一與非門U1的第二輸入端與第二與非門U2的輸出端連接，所述第二與非門U2的第一輸入端與第五偏置NMOS晶體管M5的漏極連接，所述第二與非門U2的第二輸入端與第一與非門U1的輸出端連接，所述第一與非門U1的輸出端與第一非門A1的輸入端連接，所述第一非門A1的輸出端輸出第一振蕩控制電壓VA并第三非門A3的輸入端連接，所述第二非門A2的輸出端輸出第二振蕩控制電壓VB連接，所述第三非門A3的輸出端作為時(shí)鐘信號(hào)CLK的輸出端。第一與非門U1與第二與非門U2構(gòu)成SR鎖存器，用于控制振蕩電路1中RC網(wǎng)絡(luò)的充放電。當(dāng)時(shí)鐘振蕩器上電時(shí)，保證RC網(wǎng)絡(luò)上的充放電電容C1、C2處于不同的初始態(tài)，輸出相反電平狀態(tài)的第一振蕩控制電壓VA和第二振蕩控制電壓VB。假設(shè)第一振蕩控制電壓VA為低電平、第二振蕩電壓VB為高電平，振蕩電路1中左側(cè)RC網(wǎng)絡(luò)開始充電、右側(cè)RC網(wǎng)絡(luò)開始放電，SR鎖存器S端為高電平、R端為低電平，此過程持續(xù)一段時(shí)間后，左側(cè)RC網(wǎng)絡(luò)充電接收，右側(cè)RC網(wǎng)絡(luò)繼續(xù)放電，當(dāng)SR鎖存器S端變?yōu)榈碗娖健端變?yōu)楦唠娖綍r(shí)，SR鎖存器的輸出狀態(tài)同時(shí)發(fā)生翻轉(zhuǎn)，此時(shí)，第一振蕩控制電壓VA切換為高電平，第二振蕩控制電壓VB切換為低電平，然后振蕩電路1中左側(cè)RC網(wǎng)絡(luò)開始放電，右側(cè)RC網(wǎng)絡(luò)開始充電，經(jīng)過一段時(shí)間后SR鎖存器的輸出狀態(tài)發(fā)生翻轉(zhuǎn)，回到起始狀態(tài)，振蕩電路1中左側(cè)RC網(wǎng)絡(luò)和右側(cè)RC網(wǎng)絡(luò)交替反復(fù)充放電，形成時(shí)鐘振蕩。根據(jù)電容公式：通過狀態(tài)翻轉(zhuǎn)時(shí)充放電電容C1、C2兩端電壓差值△V，可以得到變化時(shí)間其中C是充放電電容C1或者C2的電容值，i是充放電電容C1或者C2的充電電流值，從而得到振蕩的時(shí)鐘周期為

圖2是本實(shí)用新型一種快啟動(dòng)低功耗時(shí)鐘振蕩器中偏置電流源具體實(shí)施例電路圖，結(jié)合圖1和圖2，圖2是圖1中偏置電流源I1的一種具體實(shí)施例偏置電流源電路，偏置電流源電路包括第七NMOS晶體管M7、第八NMOS晶體管M8、第九PMOS晶體管M9、第十PMOS晶體管M10，第十一NMOS晶體管M0和電阻R1，所述第九PMOS晶體管M9的源極接電源電壓，所述第十PMOS晶體管M10的源極接電源電壓，所述第九PMOS晶體管M9的漏極與第七NMOS晶體管M7的漏極連接，所述第九PMOS晶體管M9的柵極接收快速啟動(dòng)控制電路的輸出信號(hào)，所述第七NMOS晶體管M7的柵極與漏極連接，所述第七NMOS晶體管M7的柵極與偏置電壓VBIAS連接，所述第七NMOS晶體管M7的源極與第十一NMOS晶體管M0的漏極連接，所述第十一NMOS晶體管M0的漏極與柵極連接，所述第十一NMOS晶體管M0的源極接電源地，所述第十PMOS晶體管M10的漏極與所述偏置第八NMOS晶體管M8的漏極連接，所述第八NMOS晶體管M8的柵極與偏置電壓VBIAS連接，所述第八NMOS晶體管M8的源極通過電阻R1接電源地。

偏置電流源電路用來產(chǎn)生極小的靜態(tài)偏置電流，然后通過電流鏡電路(圖2中未畫出電流鏡電路)產(chǎn)生鏡像電流提供給振蕩電路1的RC網(wǎng)絡(luò)，所述電流鏡電路可以是一個(gè)PMOS晶體管，PMOS晶體管的柵極與偏置電流源電路中第十PMOS晶體管M10的柵極連接，PMOS晶體管的漏極分別與振蕩電路1中第三PMOS晶體管M3的源極、PMOS晶體管M4的源極連接。所述第七NMOS晶體管M7的源極與第十一NMOS晶體管M0的漏極連接，所述第十一NMOS晶體管M0的漏極與柵極連接，所述第十一NMOS晶體管M0的源極接電源地，形成二極管連接，與第八NMOS晶體管M8的V_GS形成一個(gè)差值，此時(shí)得到偏置電流I_BIAS的計(jì)算公式第九PMOS晶體管M9和M10作為偏置電流源的負(fù)載，顯然的，M9也可以采用一個(gè)大阻值電阻，M10采用二極管連接，在不影響電路性能的前提下，此處優(yōu)選使用截止型PMOS晶體管M9，保持低功耗，縮小偏置電流源電路模塊。為了能夠提供足夠的驅(qū)動(dòng)電流，可以增大MOS晶體管的尺寸，提高時(shí)鐘的驅(qū)動(dòng)能力。

圖3是本實(shí)用新型一種快啟動(dòng)低功耗時(shí)鐘振蕩器中快速啟動(dòng)控制電路具體實(shí)施例電路圖，圖4是本實(shí)用新型一種快啟動(dòng)低功耗時(shí)鐘振蕩器中快速啟動(dòng)控制電路的輸出波形和本實(shí)用新型時(shí)鐘振蕩器的輸出波形圖，如圖3所示，結(jié)合圖1和2，所述快速啟動(dòng)控制電路3是由多個(gè)D觸發(fā)器和多個(gè)門電路組成的邏輯控制電路，所述快速啟動(dòng)控制電路包括分頻計(jì)數(shù)電路和控制電路，如圖3所示，左邊是分頻計(jì)數(shù)電路，所述分頻計(jì)數(shù)電路包括或非門N1、第三與非門U3、第四非門A4、第五非門A5和四個(gè)D觸發(fā)器，所述四個(gè)D觸發(fā)器分別是第一D觸發(fā)器D1、第二D觸發(fā)器D2、第三D觸發(fā)器D3和第四D觸發(fā)器D4，所述或非門N1的兩個(gè)輸入端分別輸入計(jì)數(shù)溢出標(biāo)志位信號(hào)CNT_OV和時(shí)鐘信號(hào)CLK，所述或非門N1的輸出端與第四非門A4的輸入端連接，所述第四非門A4的輸出端與第一D觸發(fā)器D1的第一時(shí)鐘信號(hào)輸入端CK1連接，所述第三與非門U3的兩個(gè)輸入端分別接收復(fù)位信號(hào)POR和使能信號(hào)EN，所述第三與非門U3的輸出端與第五非門A5的輸入端連接，所述第五非門A5的輸出端分別連接四個(gè)D觸發(fā)器的復(fù)位端CLR，所述第一D觸發(fā)器的第一D輸入端D01與第二D觸發(fā)器的第二時(shí)鐘信號(hào)輸入端CK2連接，所述第一D觸發(fā)器的第一非Q輸出端與第二D觸發(fā)器的第二時(shí)鐘信號(hào)輸入端CK2連接，所述第二D觸發(fā)器的第二D輸入端D02與第三D觸發(fā)器的第三時(shí)鐘信號(hào)輸入端CK3連接，所述第二D觸發(fā)器的第二非Q輸出端與第三D觸發(fā)器的第三時(shí)鐘信號(hào)輸入端CK3連接，所述第三D觸發(fā)器的第三D輸入端D03與第四D觸發(fā)器的第四時(shí)鐘信號(hào)輸入端CK4連接，所述第三D觸發(fā)器的第三非Q輸出端與第四D觸發(fā)器的第四時(shí)鐘信號(hào)輸入端CK4連接，所述第四D觸發(fā)器的第四D輸入端D04與第四非Q輸出端連接。

所述控制電路包括第四與非門U4、第五與非門U5和第二或非門N2，所述第四與非門U4的兩個(gè)輸入端分別連接第三D觸發(fā)器的第三Q輸出端Q3和第四D觸發(fā)器的第四Q輸出端Q4，所述第五與非門U5的兩個(gè)輸入端分別連接第一D觸發(fā)器的第一Q輸出端Q1和第二D觸發(fā)器的第二Q輸出端Q2，所述第二或非門N2的兩個(gè)輸入端分別連接第四與非門U4的輸出端和第五與非門U5的輸出端，所述第二或非門N2的輸出端與第三PMOS晶體管M3的柵極連接，所述第二或非門N2的輸出端輸出計(jì)數(shù)溢出標(biāo)志位信號(hào)CNT_OV。

本實(shí)用新型的時(shí)鐘振蕩器在上電啟動(dòng)或者外部復(fù)位過程中，計(jì)數(shù)溢出標(biāo)志位信號(hào)CNT_OV初始電平為低電平，此時(shí)，圖2中偏置電流源電路中的第九PMOS晶體管M9打開，偏置電流源I1產(chǎn)生一個(gè)較大的偏置電流，引導(dǎo)振蕩電路1中的RC網(wǎng)絡(luò)快速充電，建立起振蕩，得到較快的時(shí)鐘信號(hào)，達(dá)到快速啟動(dòng)時(shí)鐘振蕩器的效果。時(shí)鐘振蕩器的輸出端輸出時(shí)鐘信號(hào)CLK到快速啟動(dòng)控制電路3中的分頻計(jì)數(shù)電路，分頻計(jì)數(shù)電路開始對(duì)建立起的時(shí)鐘信號(hào)CLK開始計(jì)數(shù)，如圖4所示，t1表示時(shí)鐘信號(hào)CLK開始輸出的時(shí)間，當(dāng)計(jì)數(shù)個(gè)數(shù)超過時(shí)鐘個(gè)數(shù)預(yù)設(shè)值時(shí)，計(jì)數(shù)器發(fā)生溢出，即計(jì)數(shù)溢出標(biāo)志位信號(hào)CNT_OV信號(hào)由低電平變?yōu)楦唠娖饺鐖D4中t2是CNT_OV由低電平變?yōu)楦唠娖降臅r(shí)間，此時(shí)分頻計(jì)數(shù)電路停止計(jì)數(shù)，同時(shí)偏置電流源電路中第九PMOS晶體管M9截止，利用自身微弱的漏電流特性對(duì)所在支路提供負(fù)載，整個(gè)快速啟動(dòng)過程結(jié)束，電路快速進(jìn)入到正常工作狀態(tài)，具有低功耗的優(yōu)點(diǎn)。

由于芯片在制造過程中，不同批次的產(chǎn)品可能會(huì)出現(xiàn)工藝偏差，設(shè)計(jì)過程中，將偏置電流源I1中的電阻和振蕩電路中RC網(wǎng)絡(luò)中的電容設(shè)計(jì)成可修調(diào)，可通過對(duì)電阻和電容的微調(diào)，從而達(dá)到用戶的性能要求。

本實(shí)用新型采用包括邏輯門電路的快速啟動(dòng)控制電路，使得時(shí)鐘振蕩器能夠快速建立起時(shí)鐘信號(hào)，減少了時(shí)鐘的雜散信號(hào)，保證了快速啟動(dòng)控制電路數(shù)字時(shí)序邏輯狀態(tài)的穩(wěn)定性，從而保證了時(shí)鐘振蕩器的穩(wěn)定性。本實(shí)用新型采用晶體管代替電阻作為偏置電流源的負(fù)載，與現(xiàn)有技術(shù)相比，節(jié)省芯片面積，且無需增加控制端口和外部元件，整個(gè)時(shí)鐘振蕩器的功耗低。

以上是對(duì)本實(shí)用新型的較佳實(shí)施進(jìn)行了具體說明，但本實(shí)用新型創(chuàng)造并不限于所述實(shí)施例，熟悉本領(lǐng)域的技術(shù)人員在不違背本實(shí)用新型精神的前提下還可作出種種的等同變形或替換，這些等同的變形或替換均包含在本申請(qǐng)權(quán)利要求所限定的范圍內(nèi)。