1.一種亞穩(wěn)態(tài)校正異步逐次逼近寄存器(SAR)模數(shù)轉(zhuǎn)換器(ADC)，包括：
一個(gè)模擬輸入，用于接收一個(gè)模擬信號(hào)，以轉(zhuǎn)換成一個(gè)表示所述模擬信號(hào)的數(shù)字值；
一個(gè)采樣保持電路，用于對(duì)所述模擬信號(hào)進(jìn)行采樣，以產(chǎn)生一個(gè)采樣信號(hào)；
一個(gè)逐次逼近寄存器(SAR)，用于存儲(chǔ)并調(diào)整一個(gè)數(shù)字測(cè)試值；
一個(gè)數(shù)模轉(zhuǎn)換器(DAC)，其從所述SAR接收一序列所述數(shù)字測(cè)試值，并產(chǎn)生一個(gè)由所述數(shù)字測(cè)試值表示的DAC電壓；
一個(gè)比較器，其比較所述DAC電壓和所述采樣電壓以產(chǎn)生一個(gè)比較結(jié)果；
一個(gè)有效檢測(cè)器，其在所述比較結(jié)果達(dá)到一個(gè)有效邏輯狀態(tài)時(shí)產(chǎn)生一個(gè)有效信號(hào)，當(dāng)所述比較器有一個(gè)亞穩(wěn)態(tài)事件，且所述比較結(jié)果是亞穩(wěn)態(tài)，還沒(méi)達(dá)到所述有效邏輯狀態(tài)時(shí)，所述有效檢測(cè)器不產(chǎn)生所述有效信號(hào)；
一個(gè)比特轉(zhuǎn)換計(jì)數(shù)器，其通過(guò)統(tǒng)計(jì)每個(gè)系統(tǒng)時(shí)鐘周期內(nèi)產(chǎn)生的有效信號(hào)數(shù)目，而產(chǎn)生一個(gè)有效計(jì)數(shù)；
一個(gè)轉(zhuǎn)換結(jié)束信號(hào)，當(dāng)所述有效計(jì)數(shù)等于要被轉(zhuǎn)換的比特?cái)?shù)目時(shí)，由所述比特轉(zhuǎn)換計(jì)數(shù)器產(chǎn)生；
一個(gè)在所述SAR內(nèi)的原始數(shù)據(jù)寄存器，在所述有效信號(hào)產(chǎn)生時(shí)，其從所述比較器獲取比較結(jié)果，其中對(duì)于產(chǎn)生的每個(gè)相繼的有效信號(hào)，所述比較結(jié)果是相繼的原始數(shù)據(jù)比特；
一個(gè)數(shù)據(jù)校正器，其從所述原始數(shù)據(jù)和所述有效計(jì)數(shù)產(chǎn)生校正的數(shù)據(jù)，對(duì)于通過(guò)有效信號(hào)獲取的比特，所述數(shù)據(jù)校正器從所述原始數(shù)據(jù)寄存器輸出原始數(shù)據(jù)，對(duì)于沒(méi)有收到有效信號(hào)的比特，與強(qiáng)制數(shù)據(jù)值并置連接；
其中在下一個(gè)系統(tǒng)時(shí)鐘周期開(kāi)始，已經(jīng)產(chǎn)生所述轉(zhuǎn)換結(jié)束信號(hào)時(shí)，來(lái)自所述原始數(shù)據(jù)寄存器的原始數(shù)據(jù)被輸出為表示所述模擬信號(hào)的數(shù)字值；
其中在下一個(gè)系統(tǒng)時(shí)鐘周期開(kāi)始，還沒(méi)有產(chǎn)生所述轉(zhuǎn)換結(jié)束信號(hào)時(shí)，來(lái)自所述數(shù)據(jù)矯正器的校正數(shù)據(jù)被輸出為表示所述模擬信號(hào)的數(shù)字值。
2.根據(jù)權(quán)利要求1所述的亞穩(wěn)態(tài)校正異步SAR ADC，
其中所述比特轉(zhuǎn)換計(jì)數(shù)器被所述有效信號(hào)時(shí)鐘控制，且被一個(gè)系統(tǒng)時(shí)鐘清除但并不被其時(shí)鐘控制；
其中所述有效計(jì)數(shù)是和所述系統(tǒng)時(shí)鐘異步遞增的，所述轉(zhuǎn)換結(jié)束信號(hào)是和所述系統(tǒng)時(shí)鐘異步產(chǎn)生的。
3.根據(jù)權(quán)利要求1所述的亞穩(wěn)態(tài)校正異步SAR ADC，其中所述要被轉(zhuǎn)換的比特?cái)?shù)目至少是8比特。
4.根據(jù)權(quán)利要求3所述的亞穩(wěn)態(tài)校正異步SAR ADC，還包括：
一個(gè)系統(tǒng)時(shí)鐘；
其中所述采樣保持電路根據(jù)所述系統(tǒng)時(shí)鐘或所述系統(tǒng)時(shí)鐘的衍生物，對(duì)所述模擬信號(hào)進(jìn)行采樣，其中所述采樣信號(hào)是和所述系統(tǒng)時(shí)鐘同步的。
5.根據(jù)權(quán)利要求4所述的亞穩(wěn)態(tài)校正異步SAR ADC，其中所述有效檢測(cè)器是一個(gè)異或(XOR)門，其從所述比較器接收一個(gè)真比較結(jié)果和一個(gè)補(bǔ)比較結(jié)果，所述真比較結(jié)果和所述補(bǔ)比較結(jié)果是一個(gè)差分信號(hào)輸出。
6.根據(jù)權(quán)利要求1所述的亞穩(wěn)態(tài)校正異步SAR ADC，還包括:
控制邏輯，當(dāng)所述有效信號(hào)還沒(méi)有觸發(fā)、采樣完成、在一個(gè)系統(tǒng)時(shí)鐘周期里還沒(méi)有產(chǎn)生所述轉(zhuǎn)換結(jié)束信號(hào)時(shí)，所述控制邏輯觸發(fā)一個(gè)比較器啟動(dòng)信號(hào)以啟動(dòng)所述比較器；
其中對(duì)由所述有效檢測(cè)器產(chǎn)生的每個(gè)有效信號(hào)，所述控制邏輯都關(guān)斷所述比較器啟動(dòng)信號(hào)。
7.根據(jù)權(quán)利要求1所述的亞穩(wěn)態(tài)校正異步SAR ADC，其中所述強(qiáng)制數(shù)據(jù)值是一個(gè)中點(diǎn)值，其靠近沒(méi)有接收到有效信號(hào)的未被轉(zhuǎn)換比特的所有可能值范圍的中間值。
8.根據(jù)權(quán)利要求1所述的亞穩(wěn)態(tài)校正異步SAR ADC，其中所述強(qiáng)制數(shù)據(jù)值是：沒(méi)有接收到有效信號(hào)的最高位的未被轉(zhuǎn)換比特的1，以及其后跟著的沒(méi)有接收到有效信號(hào)的所有其他較低位的未被轉(zhuǎn)換比特的0。
9.根據(jù)權(quán)利要求1所述的亞穩(wěn)態(tài)校正異步SAR ADC，其中所述比特轉(zhuǎn)換計(jì)數(shù)器包括：
多個(gè)比特轉(zhuǎn)換計(jì)數(shù)觸發(fā)器，每個(gè)都被一個(gè)同步到所述系統(tǒng)時(shí)鐘周期的采樣時(shí)鐘清空，并被所述有效信號(hào)時(shí)鐘控制，其中所述多個(gè)比特轉(zhuǎn)換計(jì)數(shù)觸發(fā)器串聯(lián)連接，第一個(gè)D輸入連接到一個(gè)高輸入，相繼的比特轉(zhuǎn)換計(jì)數(shù)觸發(fā)器的D輸入則連接到前一個(gè)比特轉(zhuǎn)換計(jì)數(shù)觸發(fā)器的Q輸出；
其中所述轉(zhuǎn)換結(jié)束信號(hào)是所述多個(gè)比特轉(zhuǎn)換計(jì)數(shù)觸發(fā)器中最后那個(gè)比特轉(zhuǎn)換計(jì)數(shù)觸發(fā)器的Q輸出，或是由所述多個(gè)比特轉(zhuǎn)換計(jì)數(shù)觸發(fā)器中最后那個(gè)比特轉(zhuǎn)換計(jì)數(shù)觸發(fā)器的Q輸出產(chǎn)生的。
10.根據(jù)權(quán)利要求9所述的亞穩(wěn)態(tài)校正異步SAR ADC，其中所述原始數(shù)據(jù)寄存器包括：
多個(gè)比較結(jié)果觸發(fā)器，每個(gè)都有一個(gè)D輸入，其從所述比較器接收所述比較結(jié)果，并且每個(gè)都被相應(yīng)的一個(gè)所述比特轉(zhuǎn)換計(jì)數(shù)觸發(fā)器的Q輸出時(shí)鐘控制；
其中當(dāng)接收到每個(gè)有效信號(hào)時(shí)，相繼的所述多個(gè)比較結(jié)果觸發(fā)器都被相應(yīng)的所述多個(gè)比特轉(zhuǎn)換計(jì)數(shù)觸發(fā)器時(shí)鐘控制。
11.一種模數(shù)轉(zhuǎn)換器(ADC)運(yùn)行時(shí)檢測(cè)并校正亞穩(wěn)態(tài)誤差的方法，包括：
在一個(gè)系統(tǒng)時(shí)鐘周期開(kāi)始時(shí)，對(duì)一個(gè)模擬信號(hào)采樣并保持，以產(chǎn)生一個(gè)采樣信號(hào)；
重置一個(gè)有效計(jì)數(shù)器；
產(chǎn)生一序列測(cè)試數(shù)字值，將所述測(cè)試數(shù)字值施加到一個(gè)數(shù)模轉(zhuǎn)換器(DAC)以產(chǎn)生一個(gè)DAC電壓；
比較所述DAC電壓和所述采樣電壓以產(chǎn)生一個(gè)比較結(jié)果；
當(dāng)所述比較結(jié)果達(dá)到一個(gè)有效邏輯狀態(tài)時(shí)產(chǎn)生一個(gè)有效信號(hào)，當(dāng)所述比較結(jié)果是亞穩(wěn)態(tài)且未達(dá)到所述有效邏輯狀態(tài)時(shí)就不產(chǎn)生所述有效信號(hào)；
對(duì)所產(chǎn)生的每個(gè)有效信號(hào)，將所述比較結(jié)果存儲(chǔ)在一個(gè)原始數(shù)據(jù)寄存器內(nèi)作為一個(gè)原始數(shù)據(jù)比特；
對(duì)所產(chǎn)生的每個(gè)有效信號(hào)，遞增所述有效計(jì)數(shù)器；
當(dāng)所述有效計(jì)數(shù)器達(dá)到一個(gè)終值時(shí)，輸出所述原始數(shù)據(jù)比特，所述終值表示在所述系統(tǒng)時(shí)鐘周期內(nèi)期望要轉(zhuǎn)換的比特?cái)?shù)目；和
當(dāng)所述系統(tǒng)時(shí)鐘周期結(jié)束、且所述有效計(jì)數(shù)器未達(dá)到所述終值時(shí)，輸出所述原始數(shù)據(jù)比特和強(qiáng)制數(shù)據(jù)比特，所述強(qiáng)制數(shù)據(jù)比特是對(duì)沒(méi)有產(chǎn)生有效信號(hào)的未被轉(zhuǎn)換的數(shù)據(jù)比特強(qiáng)制產(chǎn)生的；
由此，沒(méi)有有效信號(hào)的未被轉(zhuǎn)換的數(shù)據(jù)比特，被強(qiáng)制數(shù)據(jù)比特取代以校正亞穩(wěn)態(tài)誤差。
12.根據(jù)權(quán)利要求11所述的方法，還包括：
通過(guò)強(qiáng)制一個(gè)初始未被轉(zhuǎn)換的數(shù)據(jù)比特為一個(gè)高值，并強(qiáng)制所有其它隨后未被轉(zhuǎn)換的數(shù)據(jù)比特為零值，產(chǎn)生強(qiáng)制數(shù)據(jù)比特；
其中所述初始未被轉(zhuǎn)換的數(shù)據(jù)比特的位置是緊跟著接收到有效信號(hào)的原始數(shù)據(jù)比特的位置的，而所述其它隨后的未被轉(zhuǎn)換的數(shù)據(jù)比特的位置，并不靠近接收到有效信號(hào)的原始數(shù)據(jù)比特的位置。
13.根據(jù)權(quán)利要求11所述的方法，還包括：
當(dāng)所述有效計(jì)數(shù)器達(dá)到所述終值時(shí)，產(chǎn)生一個(gè)轉(zhuǎn)換結(jié)束信號(hào)；
在所述系統(tǒng)時(shí)鐘周期結(jié)束時(shí)檢查所述轉(zhuǎn)換結(jié)束信號(hào)，以確定一個(gè)亞穩(wěn)態(tài)誤差是何時(shí)發(fā)生的，并當(dāng)所述系統(tǒng)時(shí)鐘周期結(jié)束時(shí)還未產(chǎn)生所述轉(zhuǎn)換結(jié)束信號(hào)時(shí)，使用包括所述強(qiáng)制數(shù)據(jù)比特的校正數(shù)據(jù)。
14.根據(jù)權(quán)利要求11所述的方法，還包括：
使用所述有效信號(hào)，異步時(shí)鐘控制所述有效計(jì)數(shù)器，并使用一個(gè)系統(tǒng)時(shí)鐘同步清空所述有效計(jì)數(shù)器，所述系統(tǒng)時(shí)鐘設(shè)定系統(tǒng)時(shí)鐘周期；
其中在所述系統(tǒng)時(shí)鐘周期內(nèi)數(shù)據(jù)比特轉(zhuǎn)換和所述系統(tǒng)時(shí)鐘是異步的，因?yàn)橛行盘?hào)是異步產(chǎn)生的。
15.一種亞穩(wěn)態(tài)穩(wěn)定(metastability-hardened)模數(shù)轉(zhuǎn)換器(ADC)，包括：
采樣裝置，用于采樣并保持一個(gè)模擬輸入以產(chǎn)生一個(gè)采樣輸入；
數(shù)模轉(zhuǎn)換器(DAC)，用于將一個(gè)數(shù)字值轉(zhuǎn)換成一個(gè)DAC輸出；
比較器，用于比較所述DAC輸出和所述采樣輸入以產(chǎn)生一個(gè)比較結(jié)果；
有效檢測(cè)器，用于在所述比較結(jié)果達(dá)到一個(gè)閾值時(shí)產(chǎn)生一個(gè)有效信號(hào)，當(dāng)所述比較器有一個(gè)亞穩(wěn)態(tài)事件，并且所述比較結(jié)果是亞穩(wěn)態(tài)的且還沒(méi)達(dá)到所述閾值時(shí)，所述有效檢測(cè)器裝置就不產(chǎn)生所述有效信號(hào)；
有效計(jì)數(shù)器，用于產(chǎn)生一個(gè)有效計(jì)數(shù)，所述有效計(jì)數(shù)器根據(jù)所述有效信號(hào)進(jìn)行排序；
原始數(shù)據(jù)寄存器，用于在每次產(chǎn)生所述有效信號(hào)時(shí)存儲(chǔ)所述比較結(jié)果；
數(shù)據(jù)校正器裝置，用于對(duì)在轉(zhuǎn)換期間沒(méi)有接收到有效信號(hào)的比特位置產(chǎn)生強(qiáng)制數(shù)據(jù)，所述數(shù)據(jù)校正器裝置將來(lái)自所述原始數(shù)據(jù)寄存器的原始數(shù)據(jù)，和所述強(qiáng)制數(shù)據(jù)串接在一起，而產(chǎn)生校正數(shù)據(jù)，其中所述原始數(shù)據(jù)是接收到有效信號(hào)的比特位置的數(shù)據(jù)，而所述強(qiáng)制數(shù)據(jù)是轉(zhuǎn)換期間沒(méi)有接收到有效信號(hào)的比特的數(shù)據(jù)；
由此，強(qiáng)制數(shù)據(jù)是對(duì)在轉(zhuǎn)換期間沒(méi)有接收到有效信號(hào)的比特位置產(chǎn)生的。
16.根據(jù)權(quán)利要求15所述的亞穩(wěn)態(tài)穩(wěn)定ADC，其中所述數(shù)據(jù)校正器裝置還包括：
初始強(qiáng)制比特裝置，用于強(qiáng)制一個(gè)初始比特位置至高，所述初始比特位置緊跟在一個(gè)接收到有效信號(hào)的比特位置之后，其中所述初始比特位置沒(méi)有接收到有效信號(hào)；
隨后強(qiáng)制比特裝置，用于強(qiáng)制一個(gè)或多個(gè)隨后比特位置至低，所述隨后比特位置在所述初始比特位置之后，其中所述隨后比特位置沒(méi)有接收到有效信號(hào)。
17.根據(jù)權(quán)利要求16所述的亞穩(wěn)態(tài)穩(wěn)定ADC，其中所述有效計(jì)數(shù)器是一個(gè)溫度計(jì)碼移位寄存器，其由一個(gè)系統(tǒng)時(shí)鐘清空，并被所述有效信號(hào)時(shí)鐘控制。
18.根據(jù)權(quán)利要求15所述的亞穩(wěn)態(tài)穩(wěn)定ADC，還包括：
一個(gè)采樣時(shí)鐘，其使所述采樣裝置對(duì)所述模擬輸入進(jìn)行采樣并保持；
其中所述有效計(jì)數(shù)器包括：
第一比特轉(zhuǎn)換計(jì)數(shù)雙穩(wěn)態(tài)，其被所述有效信號(hào)時(shí)鐘控制，并被所述采樣時(shí)鐘清空，所述第一比特轉(zhuǎn)換計(jì)數(shù)雙穩(wěn)態(tài)的輸入連接至高，產(chǎn)生第一輸出；
第二比特轉(zhuǎn)換計(jì)數(shù)雙穩(wěn)態(tài)，其被所述有效信號(hào)時(shí)鐘控制，并被所述采樣時(shí)鐘清空，所述第二比特轉(zhuǎn)換計(jì)數(shù)雙穩(wěn)態(tài)的輸入連接到所述第一輸出，產(chǎn)生第二輸出；
第三比特轉(zhuǎn)換計(jì)數(shù)雙穩(wěn)態(tài)，其被所述有效信號(hào)時(shí)鐘控制，并被所述采樣時(shí)鐘清空，所述第三比特轉(zhuǎn)換計(jì)數(shù)雙穩(wěn)態(tài)的輸入連接到所述第二輸出，產(chǎn)生第三輸出；
第四比特轉(zhuǎn)換計(jì)數(shù)雙穩(wěn)態(tài)，其被所述有效信號(hào)時(shí)鐘控制，并被所述采樣時(shí)鐘清空，所述第四比特轉(zhuǎn)換計(jì)數(shù)雙穩(wěn)態(tài)的輸入連接到所述第三輸出，產(chǎn)生第四輸出；
第五比特轉(zhuǎn)換計(jì)數(shù)雙穩(wěn)態(tài)，其被所述有效信號(hào)時(shí)鐘控制，并被所述采樣時(shí)鐘清空，所述第五比特轉(zhuǎn)換計(jì)數(shù)雙穩(wěn)態(tài)的輸入連接到所述第四輸出，產(chǎn)生第五輸出；和
最終比特轉(zhuǎn)換計(jì)數(shù)雙穩(wěn)態(tài)，其被所述有效信號(hào)時(shí)鐘控制，并被所述采樣時(shí)鐘清空，所述最后一個(gè)比特轉(zhuǎn)換計(jì)數(shù)雙穩(wěn)態(tài)的輸入連接到前一個(gè)輸出或前一個(gè)比特轉(zhuǎn)換計(jì)數(shù)雙穩(wěn)態(tài)，產(chǎn)生最終輸出。
19.根據(jù)權(quán)利要求18所述的亞穩(wěn)態(tài)穩(wěn)定ADC，還包括：
其中所述原始數(shù)據(jù)寄存器包括：
第一比較結(jié)果雙穩(wěn)態(tài)，其接收所述比較結(jié)果，并被所述第一輸出時(shí)鐘控制以產(chǎn)生第一原始數(shù)據(jù)比特；
第二比較結(jié)果雙穩(wěn)態(tài)，其接收所述比較結(jié)果，并被所述第二輸出時(shí)鐘控制以產(chǎn)生第二原始數(shù)據(jù)比特；
第三比較結(jié)果雙穩(wěn)態(tài)，其接收所述比較結(jié)果，并被所述第三輸出時(shí)鐘控制以產(chǎn)生第三原始數(shù)據(jù)比特；
第四比較結(jié)果雙穩(wěn)態(tài)，其接收所述比較結(jié)果，并被所述第四輸出時(shí)鐘控制以產(chǎn)生第四原始數(shù)據(jù)比特；
第五比較結(jié)果雙穩(wěn)態(tài)，其接收所述比較結(jié)果，并被所述第五輸出時(shí)鐘控制以產(chǎn)生第五原始數(shù)據(jù)比特；
最終比較結(jié)果雙穩(wěn)態(tài)，其接收所述比較結(jié)果，并被所述最終輸出時(shí)鐘控制以產(chǎn)生最終原始數(shù)據(jù)比特。
20.根據(jù)權(quán)利要求19所述的亞穩(wěn)態(tài)穩(wěn)定ADC，其中所述雙穩(wěn)態(tài)是D型觸發(fā)器。