背景

用于跨短距離(諸如在同一電路板上從芯片到芯片)高速傳送大量數(shù)據(jù)的常規(guī)高速i/o數(shù)據(jù)電路常常不勝任該任務(wù)。用于許多工業(yè)標(biāo)準(zhǔn)i/o接口的規(guī)范是在幾乎十年前擬出的，并且是嘗試滿足各種各樣的設(shè)計(jì)需求的通用設(shè)計(jì)，而沒(méi)有針對(duì)任一設(shè)計(jì)來(lái)優(yōu)化。

概述

提供本概述以便以簡(jiǎn)化的形式介紹以下在詳細(xì)描述中進(jìn)一步描述的一些概念。本概述并不旨在標(biāo)識(shí)所要求保護(hù)主題的關(guān)鍵特征或必要特征，也不旨在用于限制所要求保護(hù)主題的范圍。此外，所要求保護(hù)的主題不限于解決在本公開(kāi)的任一部分中所提及的任何或所有缺點(diǎn)的實(shí)現(xiàn)。

在串行化發(fā)射機(jī)的各實(shí)施例中，串行化發(fā)射機(jī)包括一個(gè)或多個(gè)復(fù)用驅(qū)動(dòng)單元，每一復(fù)用驅(qū)動(dòng)單元生成從輸入數(shù)據(jù)信號(hào)和多相位時(shí)鐘信號(hào)導(dǎo)出的輸出脈沖序列。復(fù)用驅(qū)動(dòng)單元中的每一者包括具有第一和第二輸入以及輸出的脈沖控制的推挽式輸出驅(qū)動(dòng)器。復(fù)用驅(qū)動(dòng)單元中的每一者還包括：第一m:1(其中m是2或更大)脈沖發(fā)生復(fù)用器，所述第一m:1脈沖發(fā)生復(fù)用器具有耦合到所述脈沖控制的推挽式輸出驅(qū)動(dòng)器的第一輸入的輸出，并且在所述輸出處生成第一中間脈沖序列；以及第二m:1脈沖發(fā)生復(fù)用器，所述第二m:1脈沖發(fā)生復(fù)用器具有耦合到所述脈沖控制的推挽式輸出驅(qū)動(dòng)器的第二輸入的輸出，并且在所述輸出處生成第二中間脈沖序列，其中所述第一和第二m:1脈沖發(fā)生復(fù)用器中的每一者具有從時(shí)鐘輸入到所述脈沖發(fā)生復(fù)用器的輸出的三個(gè)或更少門(mén)延遲。

在其他實(shí)施例中，從并行數(shù)據(jù)串行化并傳送串行數(shù)據(jù)包括：將至少兩個(gè)推挽式輸出驅(qū)動(dòng)器的輸出耦合在一起；使用第一反饋控制環(huán)路來(lái)控制這兩個(gè)推挽式輸出驅(qū)動(dòng)器的源電阻；使用cmos邏輯門(mén)基于多相位時(shí)鐘信號(hào)和并行數(shù)據(jù)來(lái)為每一推挽式輸出驅(qū)動(dòng)器生成上拉脈沖序列和下拉脈沖序列以控制輸出驅(qū)動(dòng)器。

附圖簡(jiǎn)述

參考以下附圖描述了串行化發(fā)射機(jī)的各實(shí)施例?？稍谌闹袑?duì)附圖中所示的類似特征和組件的標(biāo)記使用相同的編號(hào)：

圖1示出了根據(jù)一個(gè)或多個(gè)實(shí)施例的高速差分串行化發(fā)射機(jī)的示例。

圖2示出根據(jù)一個(gè)或多個(gè)實(shí)施例的復(fù)用驅(qū)動(dòng)單元(mdu)的示例。

圖3示出根據(jù)一個(gè)或多個(gè)實(shí)施例的用四個(gè)mdu實(shí)現(xiàn)的串行化發(fā)射機(jī)的示例。

圖4示出根據(jù)一個(gè)或多個(gè)實(shí)施例的mdu的功能性和時(shí)序的示例。

圖5示出了根據(jù)一個(gè)或多個(gè)實(shí)施例的具有去加重和供電電流負(fù)載平衡的8:1差分串行化發(fā)射機(jī)的示例。

圖6示出了根據(jù)串行化發(fā)射機(jī)的一個(gè)或多個(gè)實(shí)施例的下拉驅(qū)動(dòng)電阻和去加重控制電路。

圖7示出了根據(jù)一個(gè)或多個(gè)實(shí)施例的串行化發(fā)射機(jī)的示例方法。

詳細(xì)描述

利用基于分組的通信的i/o數(shù)據(jù)電路的一些實(shí)現(xiàn)可具有可伴有顯著的等待時(shí)間懲罰的大存儲(chǔ)器需求。或者，全定制i/o解決方案的嘗試通常由于時(shí)鐘設(shè)計(jì)方法的不正確應(yīng)用、引起電源噪聲、以及缺少信號(hào)完整性控制而非最優(yōu)。芯片設(shè)計(jì)者通常面對(duì)如下兩難困境：具有低成品率和高制造成本的在單個(gè)較大芯片上的系統(tǒng)實(shí)現(xiàn)但具有較快的芯片間數(shù)據(jù)通信的益處，或者具有較高成品率和總體較低制造成本的具有多個(gè)芯片的系統(tǒng)實(shí)現(xiàn)但具有較慢芯片間數(shù)據(jù)通信。

用于高速數(shù)據(jù)串行化和傳輸?shù)囊环N技術(shù)可包括繼之以輸出緩沖器的2:1復(fù)用器，并且使用cmos復(fù)用器來(lái)生成定向到由l/2速率時(shí)鐘控制的2:1復(fù)用器的兩個(gè)l/2速率nrz數(shù)據(jù)流。2:1復(fù)用器隨后將全速率nrz數(shù)據(jù)流發(fā)送給被實(shí)現(xiàn)為cml并聯(lián)端接驅(qū)動(dòng)器或推挽式串聯(lián)端接驅(qū)動(dòng)器的輸出驅(qū)動(dòng)器。兩個(gè)因素限制最大帶寬和可達(dá)到的功率效率這兩者。第一因素是具有足夠帶寬來(lái)避免輸出端處的碼間干擾(isi)的2:1復(fù)用器的設(shè)計(jì)，因?yàn)槿魏蝘si引起的數(shù)據(jù)相關(guān)抖動(dòng)都由于有限帶寬而被輸出驅(qū)動(dòng)器和信道進(jìn)一步放大。這一設(shè)計(jì)限制可通過(guò)適當(dāng)?shù)卮_定2:1復(fù)用器的大小來(lái)被計(jì)入，但這進(jìn)而可導(dǎo)致過(guò)多功耗。第二因素是愈加難以在非常高的數(shù)據(jù)率下可靠地達(dá)到2:1復(fù)用器的設(shè)置和保持時(shí)間需求。

描述了用于芯片到芯片、芯片到存儲(chǔ)器以及芯片到光學(xué)模塊nrz(不歸零)數(shù)據(jù)通信的串行化發(fā)射機(jī)的實(shí)施例。串行化發(fā)射機(jī)的電路拓?fù)浣Y(jié)構(gòu)提供了低功率、高速操作并且包括四個(gè)脈沖切換2:1cmos復(fù)用器以形成8:4第一階串行化，此后是也是推挽式輸出驅(qū)動(dòng)器的最終脈沖控制4:1串行化器，消耗相當(dāng)?shù)牟⒙?lián)端接輸出驅(qū)動(dòng)器的四分之一(1/4)功率。第一階使用高速、軌到軌cmos邏輯并且不消耗靜態(tài)功率，并且其拓?fù)浣Y(jié)構(gòu)提供在每一比特時(shí)間其供電電流的量級(jí)是恒定的且是數(shù)據(jù)無(wú)關(guān)的。推挽式輸出驅(qū)動(dòng)器具有可編程源電阻，并且在被差分地實(shí)現(xiàn)時(shí)，當(dāng)在接收機(jī)處端接時(shí)消耗恒定電流，同樣是數(shù)據(jù)無(wú)關(guān)的。因?yàn)槠浜愣娏骷橙?，串行化發(fā)射機(jī)的電源旁路電容需求被最小化。

多芯片系統(tǒng)(諸如游戲控制臺(tái)和其他多處理器計(jì)算機(jī)系統(tǒng))在單個(gè)大芯片上的集成可通過(guò)消除有時(shí)昂貴的芯片到芯片數(shù)據(jù)通信而降低成本。然而，如果芯片到芯片數(shù)據(jù)通信成本和其他多芯片成本可被降低到小于集成成本(諸如較低成品率和歸因于較高功率密度的較高冷卻成本)，可使用多芯片解決方案來(lái)獲得成本節(jié)省。使用足夠低成本、高性能i/o，多芯片解決方案可被實(shí)現(xiàn)，而非單芯片集成。另外，非常大、頻繁i/o束縛(i/o-bound)系統(tǒng)(諸如因特網(wǎng)服務(wù)器和超級(jí)計(jì)算機(jī))的性能可以用i/o性能中的增益(不論它在數(shù)據(jù)率還是功率降低方面有增加)來(lái)改進(jìn)。

在各實(shí)施例中，低成本、面積以及功率高效的cmos串行化發(fā)射機(jī)設(shè)備解決了對(duì)高速度和低功率這兩者的需求，并且可被實(shí)現(xiàn)用于同一封裝中、同一板上、以及不同板上跨背板的各芯片之間的數(shù)據(jù)通信。cmos邏輯提供跨寬數(shù)據(jù)率范圍的高級(jí)速度-功率比，以及跨各技術(shù)節(jié)點(diǎn)的可移植性，包括就提供進(jìn)一步性能增益和功率降低的將來(lái)節(jié)點(diǎn)。盡管使用cmos邏輯，串行化發(fā)射機(jī)在很大程度上向其電源呈現(xiàn)出恒定電路負(fù)載。在該設(shè)備內(nèi)，并聯(lián)信號(hào)路徑生成多個(gè)數(shù)據(jù)控制的脈沖流來(lái)控制也作為輸出驅(qū)動(dòng)器的最終4:1復(fù)用器。串行化發(fā)射機(jī)的源端接電阻在工藝、電壓和溫度(pvt)上被控制以匹配外部參考電阻器的電阻。

盡管串行化發(fā)射機(jī)的特征和概念可被實(shí)現(xiàn)在任何數(shù)量的不同設(shè)備、系統(tǒng)、環(huán)境和/或配置中，但是串行化發(fā)射機(jī)的各實(shí)施例在以下各示例設(shè)備、系統(tǒng)和方法的上下文中描述。

圖1示出了高速差分串行化發(fā)射機(jī)100的示例。串聯(lián)端接輸出驅(qū)動(dòng)器102包括通過(guò)四個(gè)脈沖控制的串聯(lián)端接輸出驅(qū)動(dòng)器的輸出的線或來(lái)起作用的4:1復(fù)用器。對(duì)于低功率操作，串聯(lián)端接的輸出驅(qū)動(dòng)器以并聯(lián)端接輸出驅(qū)動(dòng)器的功率的四分之一(1/4)來(lái)提供相同輸出信號(hào)振幅。脈沖可被用于復(fù)用器控制，并且串行化發(fā)射機(jī)100具有兩階脈沖發(fā)生方法。串行化發(fā)射機(jī)使用這些脈沖來(lái)控制推挽式串聯(lián)端接復(fù)用輸出驅(qū)動(dòng)器，而非cml復(fù)用器。到輸出驅(qū)動(dòng)器的輸入信令包括1/4速率數(shù)據(jù)選通cmos脈沖，而非全速率nrz數(shù)據(jù)流，使得沒(méi)有一個(gè)單獨(dú)脈沖能干擾任何其他脈沖，并且沒(méi)有對(duì)最終nrz數(shù)據(jù)流中的碼間干擾作出貢獻(xiàn)。為了生成用于每一輸出驅(qū)動(dòng)器的數(shù)據(jù)控制的脈沖，四個(gè)2:1cmos脈沖發(fā)生復(fù)用器104由八個(gè)1/8速率時(shí)鐘和八個(gè)數(shù)據(jù)比特來(lái)控制。時(shí)鐘的相位均勻地分布在360度上。雖然串行化發(fā)射機(jī)被描述為差分串行化發(fā)射機(jī)，但它也可被實(shí)現(xiàn)為單端串行化發(fā)射機(jī)。

圖2解說(shuō)了包括脈沖發(fā)生上拉復(fù)用器202、下拉2:1復(fù)用器204以及脈沖控制的輸出驅(qū)動(dòng)器206的復(fù)用驅(qū)動(dòng)單元(mdu)200的示例。圖3示出了連接四個(gè)mdu以形成8:1單端串行化發(fā)射機(jī)的示例300，其中每一mdu將高或低驅(qū)動(dòng)電平斷言到串行化發(fā)射機(jī)輸出上達(dá)八比特時(shí)間中的兩比特時(shí)間而沒(méi)有斷言啟動(dòng)電平達(dá)六比特時(shí)間。

在每一mdu內(nèi)，兩個(gè)數(shù)據(jù)控制的脈沖發(fā)生器形成2:1復(fù)用器，2:1復(fù)用器生成用于控制輸出驅(qū)動(dòng)器的上拉晶體管的脈沖。第二對(duì)數(shù)據(jù)控制的脈沖發(fā)生器生成用于第二2:1復(fù)用器的控制脈沖，該第二2:1復(fù)用器進(jìn)而生成用于控制輸出驅(qū)動(dòng)器的下拉晶體管的脈沖。在數(shù)據(jù)控制的脈沖發(fā)生器內(nèi)，斷言脈沖發(fā)生器(nand或nor門(mén)，取決于脈沖極性)生成脈沖，該脈沖引起2:1復(fù)用器輸出處的從解除斷言狀態(tài)到斷言狀態(tài)的轉(zhuǎn)變。解除斷言脈沖發(fā)生器(nor或nand門(mén))在一比特時(shí)間后生成脈沖，以引起2:1復(fù)用器輸出處的從其斷言狀態(tài)到其解除斷言狀態(tài)的轉(zhuǎn)變。

小型保持晶體管可被用來(lái)使2:1復(fù)用器輸出保持在其解除斷言狀態(tài)，直至下一斷言脈沖到達(dá)為止，這可如兩比特時(shí)間之后那樣少地發(fā)生，或者可能從不發(fā)生，因?yàn)槠涞竭_(dá)取決于數(shù)據(jù)模式。在一替換實(shí)現(xiàn)中，解除斷言脈沖不被數(shù)據(jù)選通，從而確保解除斷言脈沖總是發(fā)生并且致使保持晶體管是不必要的。這一替換實(shí)現(xiàn)消耗稍微更多功率。串行化發(fā)射機(jī)的雙向能力在mdu的構(gòu)造所固有的，因?yàn)樗鼈兊妮敵隹赏ㄟ^(guò)將所有數(shù)據(jù)輸入解除斷言來(lái)被三態(tài)化。

如圖2所示，脈沖發(fā)生復(fù)用器中的每一者具有從任何時(shí)鐘輸入(clk0-clk2和clk4-clk6)到脈沖發(fā)生復(fù)用器輸出(圖2的e和j)的三個(gè)或更少門(mén)延遲。脈沖發(fā)生上拉復(fù)用器202的第一和第二脈沖發(fā)生器各自包括耦合到第一時(shí)鐘輸入(clk0/clk4)且具有第一反相器輸出的第一反相器、耦合到第三時(shí)鐘輸入(clk2/clk6)且具有第二反相器輸出的第二反相器、以及耦合到第三時(shí)鐘輸入(clk2/clk6)和數(shù)據(jù)輸入(da/db)兩者且具有第一nand門(mén)輸出的第一nand門(mén)。上述門(mén)中的每一者對(duì)電路中的第一門(mén)延遲作出貢獻(xiàn)。上拉復(fù)用器202的第一和第二脈沖發(fā)生器中的每一者還包括耦合到第一反相器輸出和第二反相器輸出兩者且具有第二nand門(mén)輸出的第二nand門(mén)，以及耦合到第一nand門(mén)輸出和第二時(shí)鐘輸入(clk1/clk5)兩者且具有第一nor門(mén)輸出的第一nor門(mén)。第二nand門(mén)和第一nor門(mén)對(duì)來(lái)自第一和第三時(shí)鐘(clk0/clk4以及clk2/clk6)的路徑的第二門(mén)延遲以及來(lái)自第二時(shí)鐘(clk1/clk5)的路徑的第一門(mén)延遲作出貢獻(xiàn)。

第一和第二脈沖發(fā)生器中的每一者還包括具有漏極、柵極以及源極的第一p型晶體管和具有漏極、柵極和源極的第一n型晶體管，其中第一p型晶體管的漏極耦合到脈沖發(fā)生器輸出且第一柵極耦合到第二nand門(mén)輸出，其中第一n型晶體管的漏極耦合到脈沖發(fā)生器輸出且柵極耦合到第一nor門(mén)輸出。晶體管對(duì)來(lái)自第一和第三時(shí)鐘的路徑的第三門(mén)延遲以及來(lái)自第二時(shí)鐘的路徑的第二門(mén)延遲作出貢獻(xiàn)。脈沖發(fā)生下拉復(fù)用器204的第三和第四脈沖發(fā)生器中的每一者包括：耦合到數(shù)據(jù)輸入(da/db)和第三時(shí)鐘輸入(clk2/clk6)兩者且具有第二nor門(mén)輸出的第二nor門(mén)；耦合到第三時(shí)鐘輸入(clk2/clk6)且具有第三反相器輸出的第三反相器；以及耦合到第一時(shí)鐘輸入(clk0/clk4)且具有第四反相器輸出的第四反相器。這些門(mén)中的每一者對(duì)電路中的第一門(mén)延遲作出貢獻(xiàn)。下拉復(fù)用器204的第三和第四脈沖發(fā)生器中的每一者還包括耦合到第二時(shí)鐘輸入(clk1/clk5)和第二nor門(mén)輸出兩者的第三nand門(mén)，以及耦合到第三反相器輸出和第四反相器輸出兩者的第三nor門(mén)。第三nand門(mén)和第三nor門(mén)對(duì)來(lái)自第一和第三時(shí)鐘(clk0/clk4以及clk2/clk6)的路徑的第二門(mén)延遲以及來(lái)自第二時(shí)鐘(clk1/clk5)的路徑的第一門(mén)延遲作出貢獻(xiàn)。

第三和第四脈沖發(fā)生器中的每一者也包括具有漏極、柵極以及源極的第二p型晶體管和具有漏極、柵極和源極的第二n型晶體管，其中第二p型晶體管的漏極耦合到脈沖發(fā)生器輸出且柵極耦合到第三nand門(mén)輸出，其中第二n型晶體管的漏極耦合到脈沖發(fā)生器輸出且柵極耦合到第三nor門(mén)輸出。晶體管對(duì)來(lái)自第一和第三時(shí)鐘的路徑的第三門(mén)延遲以及來(lái)自第二時(shí)鐘的路徑的第二門(mén)延遲作出貢獻(xiàn)。如上所述，第一和第二m:1脈沖發(fā)生復(fù)用器202和204中的每一者具有從時(shí)鐘輸入到晶體管輸入的3個(gè)或更少門(mén)延遲或者從時(shí)鐘輸入中的任一者到復(fù)用驅(qū)動(dòng)單元的輸出的四個(gè)或更少門(mén)延遲。通過(guò)降低電路中相對(duì)于其他復(fù)用器配置的門(mén)延遲的數(shù)目，電路中的插入延遲、功率以及電源引起的抖動(dòng)可被降低。

在圖2中，mdu200的脈沖控制的輸出驅(qū)動(dòng)器206包括p驅(qū)動(dòng)控制208以及n驅(qū)動(dòng)控制210。使用反饋控制環(huán)路來(lái)控制p驅(qū)動(dòng)控制和n驅(qū)動(dòng)控制的電阻，mdu的驅(qū)動(dòng)電阻跟蹤外部參考電阻器且是可編程的。

圖4示出了在da＝1且db＝0時(shí)(da和db在圖2中示出)在八個(gè)比特時(shí)間期間單個(gè)mdu的功能性和時(shí)序的示例400。在此，mdu在其輸出處在一個(gè)比特時(shí)間中斷言高電平，并且在其輸出處在此后的四個(gè)比特時(shí)間中斷言低電平。如圖所示，各時(shí)鐘中的每一者在各連貫比特時(shí)間期間從高到低轉(zhuǎn)變，并且mdu在其輸出端處在第三時(shí)鐘(clk2)變低時(shí)的比特時(shí)間中斷言高電平。同樣，在第三時(shí)鐘(clk2)變高時(shí)的比特時(shí)間中，mdu在其輸出端處斷言低電平。在其他六個(gè)比特時(shí)間期間，mdu輸出被三狀態(tài)化。

mdu的若干方面對(duì)其高速度和低功率操作作出貢獻(xiàn)，并且描述了五個(gè)方面。在第一方面，只在一個(gè)網(wǎng)(即out(輸出))上攜帶nrz數(shù)據(jù)，并且不再有對(duì)用于生成全速率、預(yù)驅(qū)動(dòng)器nrz數(shù)據(jù)流以驅(qū)動(dòng)輸出驅(qū)動(dòng)器的2:1復(fù)用器的需求。這提供超過(guò)先前實(shí)現(xiàn)的顯著功率節(jié)省和總體帶寬改進(jìn)，因?yàn)椴淮嬖谙拗菩阅芮易陨砜赡苄枰獾念A(yù)驅(qū)動(dòng)器nrz數(shù)據(jù)流。除out之外，mdu的最高速網(wǎng)不攜帶nrz數(shù)據(jù)，而是單個(gè)脈沖一比特時(shí)間寬。因?yàn)樵谌魏谓o定網(wǎng)上這些脈沖不比每第四比特時(shí)間更頻繁地發(fā)生，所以它們具有完整的三比特時(shí)間來(lái)返回到解除斷言電平，并且不對(duì)out處的isi作出貢獻(xiàn)。通過(guò)用來(lái)校正信道引入的isi的標(biāo)準(zhǔn)傳送去加重和接收均衡電路，容易地校正可出現(xiàn)在out處的nrz數(shù)據(jù)流中的任何isi。

在第二方面，mdu使兩階段脈沖切換復(fù)用穩(wěn)定化，從而從每一階段導(dǎo)出顯著速度-功率優(yōu)點(diǎn)。在第三方面，固有地低功率推挽式串聯(lián)端接的輸出驅(qū)動(dòng)器與高性能脈沖切換4:1復(fù)用器相集成。與這些功能被分開(kāi)地實(shí)現(xiàn)的常規(guī)技術(shù)相比，這提供功率降低和速度提高這兩者。在第四方面，電路拓?fù)浣Y(jié)構(gòu)以兩種不同的方式對(duì)其最高速網(wǎng)上的高帶寬作出貢獻(xiàn)。第一，創(chuàng)建并傳送這些脈沖的門(mén)全部具有非常低的扇出(1/2和1之間)和非常低的扇入(1和2之間)。第二，該拓?fù)湓试S攜帶這些脈沖的各個(gè)網(wǎng)(圖2中的網(wǎng)a-j)在物理上非常短。在第五方面，通過(guò)在mdu中的邏輯路徑的根部處對(duì)時(shí)鐘clk0-clk2和clk4-clk6和數(shù)據(jù)信號(hào)da和db進(jìn)行門(mén)控，信號(hào)轉(zhuǎn)變并且因此功率被最小化。

圖5示出了連接二十四個(gè)mdu來(lái)形成具有去加重的8:1差分串行化發(fā)射機(jī)的示例500。mdu[1-8]p和mdu[1-8]m形成差分串行化發(fā)射機(jī)的主分支，并且mdup和mdum在沒(méi)有數(shù)據(jù)轉(zhuǎn)變之后的那些比特時(shí)間期間向txp和txm提供去加重。與具有去加重的傳統(tǒng)電流舵輸出驅(qū)動(dòng)器相比，在這一串行化發(fā)射機(jī)中應(yīng)用去加重導(dǎo)致供電電流負(fù)載的很小增加。mdu[1-4]x(主mdu的小型經(jīng)伸縮副本)通過(guò)在緊繼任何轉(zhuǎn)變的那些比特時(shí)間期間(即，在不應(yīng)用去加重時(shí))向電源呈現(xiàn)額外電流負(fù)載來(lái)平衡這一增加。這通過(guò)將適當(dāng)?shù)臄?shù)據(jù)xor(異或)應(yīng)用于mdu[1-4]x來(lái)達(dá)成。這一額外供電電流負(fù)載的量級(jí)是可編程的。40:9預(yù)串行化器向mdu提供適當(dāng)?shù)囟〞r(shí)的數(shù)據(jù)和去加重?cái)?shù)據(jù)。

為改進(jìn)電路性能，反饋控制環(huán)路調(diào)整傳送驅(qū)動(dòng)電阻和去加重量級(jí)。在數(shù)字控制下，每一反饋控制環(huán)路可被禁用或偏移可編程量。

圖6示出了mdu下拉輸出晶體管細(xì)節(jié)和使用可選擇的、同等地加權(quán)的輸出驅(qū)動(dòng)段對(duì)mdu驅(qū)動(dòng)電阻的控制的示例600。所生成的電流被提供給芯片外參考電阻器，并且該電流的經(jīng)伸縮倍數(shù)也被發(fā)送到輸出驅(qū)動(dòng)器的片上副本。在啟動(dòng)時(shí)，狀態(tài)機(jī)順序地將控制比特biasn[0:7]斷言到vdd，由此一次一個(gè)地打開(kāi)副本輸出驅(qū)動(dòng)器中的各段，直至副本輸出驅(qū)動(dòng)器的輸出端處的電壓小于參考電阻器處的電壓。此時(shí)，沒(méi)有附加控制比特被斷言，并且模擬反饋控制環(huán)路隨后通過(guò)將biasn[0:7]的經(jīng)斷言比特從vdd斷開(kāi)連接并將它們兩階段網(wǎng)a0來(lái)被啟用。biasn[0:7]的解除斷言的比特保持在0v。模擬反饋控制環(huán)路隨后調(diào)整biasn[0:7]的經(jīng)斷言比特的電壓，直至副本下拉輸出驅(qū)動(dòng)器的驅(qū)動(dòng)電阻是外部參考電阻器的所需一小部分，與pvt無(wú)關(guān)。7比特dac在128步中提供下拉驅(qū)動(dòng)電阻從25歐姆到200歐姆的調(diào)整。還示出了副本加重下拉驅(qū)動(dòng)器和用于在128步中從50歐姆到400歐姆調(diào)整加重驅(qū)動(dòng)器下拉驅(qū)動(dòng)電阻的第二7比特dac。類似電路和方法控制上拉輸出晶體管驅(qū)動(dòng)電阻。

注意，使用biasn[0:7]和biase[0:3]電壓的模擬反饋控制來(lái)提供驅(qū)動(dòng)電阻控制的高分辨率。因?yàn)檫@一模擬控制，驅(qū)動(dòng)電阻控制的分辨率不受被獨(dú)立地控制的驅(qū)動(dòng)器段的數(shù)目的約束，而是只使用八個(gè)段達(dá)到128級(jí)端接電阻。

通過(guò)降低高吞吐量、低等待時(shí)間數(shù)據(jù)互連的成本，這一串行化發(fā)射機(jī)可通過(guò)使得將大型片上系統(tǒng)劃分到多個(gè)芯片上比單芯片集成便宜來(lái)降低成本。它還可降低需要到鄰近芯片和存儲(chǔ)器的大量數(shù)據(jù)通信的任何大型系統(tǒng)(包括超級(jí)計(jì)算機(jī)和因特網(wǎng)服務(wù)器)的成本并改進(jìn)性能。

所描述的串行化發(fā)射機(jī)的實(shí)施例可以用cmos技術(shù)以外的各種方式來(lái)實(shí)現(xiàn)。電壓供電終端可以是相對(duì)正或相對(duì)負(fù)電壓，取決于所采用的特定慣例和所使用的技術(shù)。本文中描述的對(duì)術(shù)語(yǔ)“上拉”和“下拉”的使用是任意術(shù)語(yǔ)，并且取決于電壓供電終端的相對(duì)電平，可以指邏輯高電平或邏輯低電平。同樣，術(shù)語(yǔ)“耦合”可包括各種類型的連接或耦合，且可包括直接連接或通過(guò)一個(gè)或多個(gè)中間組件的連接。

參考圖7描述了根據(jù)串行化發(fā)射機(jī)的一個(gè)或多個(gè)實(shí)施例的示例性方法700。一般而言，本文描述的服務(wù)、功能、方法、過(guò)程、組件以及模塊中的任一個(gè)都可使用軟件、固件、硬件(例如，固定邏輯電路)、手動(dòng)處理或其任何組合來(lái)實(shí)現(xiàn)。軟件實(shí)現(xiàn)表示當(dāng)由計(jì)算機(jī)處理器執(zhí)行時(shí)執(zhí)行指定任務(wù)的程序代碼?？梢栽谟?jì)算機(jī)可執(zhí)行指令的一般上下文中描述示例方法，這些指令可包括軟件、應(yīng)用程序、例程、程序、對(duì)象、組件、數(shù)據(jù)結(jié)構(gòu)、過(guò)程、模塊、功能等等。程序代碼可被存儲(chǔ)在計(jì)算機(jī)處理器本地和/或遠(yuǎn)程的一個(gè)或多個(gè)計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)設(shè)備中。方法還可以在分布式計(jì)算環(huán)境中由多個(gè)計(jì)算機(jī)設(shè)備實(shí)施。此外，此處所描述的特征是平臺(tái)無(wú)關(guān)的，并且可在具有各種處理器的各種計(jì)算平臺(tái)上實(shí)現(xiàn)。

圖7示出了用于從并行數(shù)據(jù)串行化并發(fā)射串行數(shù)據(jù)的串行化發(fā)射機(jī)的示例方法700。描述方法框的次序并不旨在解釋為限制，并且任何數(shù)量的所述方法框都可以按任何次序組合以實(shí)現(xiàn)本方法或?qū)崿F(xiàn)替換方法。

在框702，將至少兩個(gè)推挽式輸出驅(qū)動(dòng)器的輸出耦合在一起。在框704，使用第一和第二反饋控制環(huán)路來(lái)控制這兩個(gè)推挽式輸出驅(qū)動(dòng)器的源電阻。例如，上拉源電阻和下拉源電阻被控制。在框706，基于多相位時(shí)鐘信號(hào)和并行數(shù)據(jù)來(lái)為每一推挽式輸出驅(qū)動(dòng)器生成上拉脈沖序列和下拉脈沖序列以控制相應(yīng)輸出驅(qū)動(dòng)器。在框708，傳送所生成的高速nrz數(shù)據(jù)以供在計(jì)算機(jī)數(shù)據(jù)總線上傳遞。

另一示例提供一種包括n個(gè)復(fù)用驅(qū)動(dòng)單元的串行化發(fā)射機(jī)，每一復(fù)用驅(qū)動(dòng)單元被配置成生成從輸入數(shù)據(jù)信號(hào)和多相位時(shí)鐘信號(hào)導(dǎo)出的輸出脈沖序列，其中n是正整數(shù)，并且其中每一復(fù)用驅(qū)動(dòng)單元包括：具有第一和第二輸入以及輸出的脈沖控制的推挽式輸出驅(qū)動(dòng)器；第一m:1脈沖發(fā)生復(fù)用器，所述第一m:1脈沖發(fā)生復(fù)用器具有耦合到所述脈沖控制的推挽式輸出驅(qū)動(dòng)器的第一輸入的輸出，并被配置成在所述輸出處生成具有第一脈寬的第一中間脈沖序列，其中m是2或更大；以及第二m:1脈沖發(fā)生復(fù)用器，所述第二m:1脈沖發(fā)生復(fù)用器具有耦合到所述脈沖控制的推挽式輸出驅(qū)動(dòng)器的第二輸入的輸出，并被配置成在所述輸出處生成具有第二脈寬的第二中間脈沖序列，其中所述第一和第二m:1脈沖發(fā)生復(fù)用器中的每一者具有從時(shí)鐘輸入到所述脈沖發(fā)生復(fù)用器的輸出的三個(gè)或更少門(mén)延遲。在這樣的示例中，作為替換或補(bǔ)充，各復(fù)用驅(qū)動(dòng)單元的輸出可被耦合在一起。在這樣的示例中，作為補(bǔ)充或替換，m可等于2，并且作為補(bǔ)充或替換，各復(fù)用驅(qū)動(dòng)單元的經(jīng)耦合的輸出可被配置成輸出具有一數(shù)據(jù)率的串行數(shù)據(jù)信號(hào)。在這樣的示例中，作為補(bǔ)充或替換，第一2:1脈沖發(fā)生復(fù)用器可包括第一和第二脈沖發(fā)生器，每一脈沖發(fā)生器具有數(shù)據(jù)輸入，第一、第二和第三時(shí)鐘輸入，以及輸出，并且作為補(bǔ)充或替換，第一和第二脈沖發(fā)生器的輸出可被耦合在一起。在這樣的示例中，作為補(bǔ)充或替換，第二2:1脈沖發(fā)生復(fù)用器可包括第三和第四脈沖發(fā)生器，每一脈沖發(fā)生器具有數(shù)據(jù)輸入，第一、第二和第三時(shí)鐘輸入、以及輸出，并且作為補(bǔ)充或替換，第三和第四脈沖發(fā)生器的輸出可被耦合在一起。在這樣的示例中，作為補(bǔ)充或替換，第一和第三脈沖發(fā)生器可耦合到第一數(shù)據(jù)信號(hào)輸入，且作為補(bǔ)充或替換，第二和第四脈沖發(fā)生器可耦合到第二數(shù)據(jù)信號(hào)輸入。在這樣的示例中，作為補(bǔ)充或替換，第一和第二脈沖發(fā)生器中的每一者可包括：耦合到第一時(shí)鐘輸入且具有第一反相器輸出的第一反相器；耦合到第三時(shí)鐘輸入且具有第二反相器輸出的第二反相器；耦合到第三時(shí)鐘輸入和數(shù)據(jù)輸入并具有第一nand門(mén)輸出的第一nand門(mén)；耦合到第一反相器輸出和第二反相器輸出且具有第二nand門(mén)輸出的第二nand門(mén)；耦合到第一nand門(mén)輸出和第二時(shí)鐘輸入且具有第一nor門(mén)輸出的第一nor門(mén)；具有漏極、柵極以及源極的第一p型晶體管，其中所述第一p型晶體管的漏極耦合到脈沖發(fā)生器輸出且第一柵極耦合到第二nand門(mén)輸出；以及具有漏極、柵極以及源極的第一n型晶體管，其中所述第一n型晶體管的漏極耦合到脈沖發(fā)生器輸出且柵極耦合到第一nor門(mén)輸出。在這樣的示例中，作為補(bǔ)充或替換，第三和第四脈沖發(fā)生器中的每一者可包括：耦合到數(shù)據(jù)輸入和第三時(shí)鐘輸入且具有第二nor門(mén)輸出的第二nor門(mén)；耦合到第三時(shí)鐘輸入且具有第三反相器輸出的第三反相器；耦合到第一時(shí)鐘輸入且具有第四反相器輸出的第四反相器；耦合到第二時(shí)鐘輸入和第二nor門(mén)輸出的第三nand門(mén)；耦合到第三反相器輸出和第四反相器輸出的第三nor門(mén)；具有漏極、柵極以及源極的第二p型晶體管，其中所述第二p型晶體管的漏極耦合到脈沖發(fā)生器輸出且第二p型晶體管的柵極耦合到第三nand門(mén)輸出；以及具有漏極、柵極以及源極的第二n型晶體管，其中所述第二n型晶體管的漏極耦合到脈沖發(fā)生器輸出且第二n型晶體管的柵極耦合到第三nor門(mén)輸出。在這樣的示例中，作為補(bǔ)充或替換，第一和第四脈沖發(fā)生器的第一時(shí)鐘輸入可耦合到第一時(shí)鐘源；作為補(bǔ)充或替換，所述第一和第四脈沖發(fā)生器的第二時(shí)鐘輸入可被耦合到第二時(shí)鐘源；作為補(bǔ)充或替換，所述第一和第四脈沖發(fā)生器的第三時(shí)鐘輸入可被耦合到第三時(shí)鐘源；作為補(bǔ)充或替換，所述第二和第三脈沖發(fā)生器的第一時(shí)鐘輸入可被耦合到第四時(shí)鐘源；作為補(bǔ)充或替換，所述第二和第三脈沖發(fā)生器的第二時(shí)鐘輸入可被耦合到第五時(shí)鐘源；以及作為補(bǔ)充或替換，所述第二和第三脈沖發(fā)生器的第三時(shí)鐘輸入可被耦合到第六時(shí)鐘源。在這樣的示例中，作為補(bǔ)充或替換，串行化發(fā)射機(jī)可進(jìn)一步包括：具有第一電阻且耦合在接地與每一n型晶體管的源極之間的n型電壓控制的電阻器；以及具有第二電阻且耦合在正電源與每一p型晶體管的源極之間的p型電壓控制的電阻器。在這樣的示例中，作為補(bǔ)充或替換，串行化發(fā)射機(jī)可被配置成展現(xiàn)上拉源電阻和下拉源電阻，并且作為補(bǔ)充或替換，所述串行化發(fā)射機(jī)可進(jìn)一步包括配置成通過(guò)控制所述第一電阻和所述第二電阻來(lái)控制所述源電阻的第四和第五反饋控制環(huán)路。在這樣的示例中，作為補(bǔ)充或替換，所述nand門(mén)、所述and門(mén)、所述nor門(mén)、以及所述反相器中的每一者可具有耦合到所述正電源的正電源端子且作為補(bǔ)充或替換可具有耦合到接地的負(fù)電源端子。在這樣的示例中，作為補(bǔ)充或替換，n可等于4；作為補(bǔ)充或替換，所述多相位時(shí)鐘信號(hào)可包括輸入時(shí)鐘信號(hào)0、1、2、3、4、5、6以及7，它們?cè)?60度相位上均勻地間隔開(kāi)；以及作為補(bǔ)充或替換，所述輸入數(shù)據(jù)信號(hào)可進(jìn)一步包括輸入數(shù)據(jù)信號(hào)0、1、2、3、4、5、6以及7。在這樣的示例中，對(duì)于整數(shù)n＝0到n-1，作為補(bǔ)充或替換，第n復(fù)用驅(qū)動(dòng)單元的第一脈沖發(fā)生器的數(shù)據(jù)輸入可被耦合到輸入數(shù)據(jù)信號(hào)n；作為補(bǔ)充或替換，第n復(fù)用驅(qū)動(dòng)單元的第二脈沖發(fā)生器的數(shù)據(jù)輸入可被耦合到輸入數(shù)據(jù)信號(hào)n+4；作為補(bǔ)充或替換，第n復(fù)用驅(qū)動(dòng)單元的第三脈沖發(fā)生器的數(shù)據(jù)輸入可被耦合到輸入數(shù)據(jù)信號(hào)n；以及作為補(bǔ)充或替換，第n復(fù)用驅(qū)動(dòng)單元的第四脈沖發(fā)生器的數(shù)據(jù)輸入可被耦合到輸入數(shù)據(jù)信號(hào)n+4。在這樣的示例中，對(duì)于整數(shù)n＝0到n-1，作為補(bǔ)充或替換，第n復(fù)用驅(qū)動(dòng)單元的第一和第四脈沖發(fā)生器的第一時(shí)鐘輸入可被耦合到輸入時(shí)鐘信號(hào)n；作為補(bǔ)充或替換，第n復(fù)用驅(qū)動(dòng)單元的第一和第四脈沖發(fā)生器的第二時(shí)鐘輸入可被耦合到輸入時(shí)鐘信號(hào)n+1；作為補(bǔ)充或替換，第n復(fù)用驅(qū)動(dòng)單元的第一和第四脈沖發(fā)生器的第三時(shí)鐘輸入可被耦合到輸入時(shí)鐘信號(hào)n+3；作為補(bǔ)充或替換，第n復(fù)用驅(qū)動(dòng)單元的第二和第三脈沖發(fā)生器的第一時(shí)鐘輸入可被耦合到輸入時(shí)鐘信號(hào)(n+4模2*n)；作為補(bǔ)充或替換，第n復(fù)用驅(qū)動(dòng)單元的第二和第三脈沖發(fā)生器的第二時(shí)鐘輸入可被耦合到輸入時(shí)鐘信號(hào)(n+5模2*n)；以及作為補(bǔ)充或替換，第n復(fù)用驅(qū)動(dòng)單元的第二和第三脈沖發(fā)生器的第三時(shí)鐘輸入可被耦合到輸入時(shí)鐘信號(hào)(n+7模2*n)。以上描述的示例中的任何一個(gè)或全部可按任何合適的方式被組合在各實(shí)現(xiàn)中。

另一示例提供一種具有2接頭預(yù)加重的串行化發(fā)射機(jī)系統(tǒng)，包括如先前示例中描述的第一串行化發(fā)射機(jī)和如先前示例中描述的第二串行化發(fā)射機(jī)，其中第一和第二串行化發(fā)射機(jī)的輸出被耦合在一起。在這樣的示例中，作為補(bǔ)充或替換，并行數(shù)據(jù)信號(hào)0-7(各自展現(xiàn)數(shù)據(jù)轉(zhuǎn)變)被斷言在第一串行化發(fā)射機(jī)的數(shù)據(jù)輸入0-7上；作為補(bǔ)充或替換，并行數(shù)據(jù)信號(hào)0-6的補(bǔ)集可被斷言在第二串行化發(fā)射機(jī)的相應(yīng)數(shù)據(jù)輸入1-7上；以及作為補(bǔ)充或替換，并行數(shù)據(jù)信號(hào)7的補(bǔ)集可被斷言在數(shù)據(jù)輸入0上。以上描述的示例中的任何一個(gè)或全部可按任何合適的方式被組合在各實(shí)現(xiàn)中。

另一示例提供了一種包括n個(gè)復(fù)用驅(qū)動(dòng)單元的串行化發(fā)射機(jī)，每一復(fù)用驅(qū)動(dòng)單元被配置成生成從輸入數(shù)據(jù)信號(hào)和多相位時(shí)鐘信號(hào)導(dǎo)出的輸出脈沖序列，其中n是正整數(shù)，并且其中每一復(fù)用驅(qū)動(dòng)單元包括：具有第一輸入、第二輸入以及耦合到復(fù)用驅(qū)動(dòng)單元的輸出的輸出的脈沖控制的推挽式輸出驅(qū)動(dòng)器；具有耦合到脈沖控制的推挽式輸出驅(qū)動(dòng)器的第一輸入的輸出的第一m:1脈沖發(fā)生復(fù)用器，其中m是2或更大；以及具有耦合到脈沖控制的推挽式輸出驅(qū)動(dòng)器的第二輸入的輸出的第二m:1脈沖發(fā)生復(fù)用器，其中第一和第二m:1脈沖發(fā)生復(fù)用器中的每一者具有從時(shí)鐘輸入到復(fù)用驅(qū)動(dòng)單元的輸出的四個(gè)或更少門(mén)延遲。在這樣的示例中，作為補(bǔ)充或替換，第一m:1脈沖發(fā)生復(fù)用器和第二m:1脈沖發(fā)生復(fù)用器可各自包括第一脈沖發(fā)生器和第二脈沖發(fā)生器，第一脈沖發(fā)生器和第二脈沖發(fā)生器中的每一者具有數(shù)據(jù)輸入、第一時(shí)鐘輸入、第二時(shí)鐘輸入、第三時(shí)鐘輸入、以及輸出，并且其中第一脈沖發(fā)生器和第二脈沖發(fā)生器的輸出被耦合在一起。在這樣的示例中，作為補(bǔ)充或替換，第一m:1脈沖發(fā)生復(fù)用器和第二m:1脈沖發(fā)生復(fù)用器中的每一者的第一脈沖發(fā)生器可耦合到第一數(shù)據(jù)信號(hào)，并且作為補(bǔ)充或替換，第一m:1脈沖發(fā)生復(fù)用器和第二m:1脈沖發(fā)生復(fù)用器中的每一者的第二脈沖發(fā)生器可耦合到第二數(shù)據(jù)信號(hào)。以上描述的示例中的任何一個(gè)或全部可按任何合適的方式被組合在各實(shí)現(xiàn)中。

盡管已經(jīng)用結(jié)構(gòu)特征和/或方法專用的語(yǔ)言描述了串行化發(fā)射機(jī)的各實(shí)施例，但是所附權(quán)利要求的主題不必限于所述的具體特征或方法。相反，公開(kāi)了特定特征和方法作為串行化發(fā)射機(jī)的示例實(shí)現(xiàn)，且多種變型是可能的。

本公開(kāi)的主題包括各種過(guò)程、系統(tǒng)和配置以及此處公開(kāi)的其他特征、功能、動(dòng)作和/或?qū)傩?、以及它們的任一和全部等價(jià)物的所有新穎且非顯而易見(jiàn)的組合和子組合。