本發(fā)明屬于D觸發(fā)器技術領域，尤其涉及一種抗單粒子翻轉的異步復位D觸發(fā)器。

背景技術：

宇宙空間中存在大量高能粒子(質子、電子、重離子等)，集成電路中的時序電路受到這些高能粒子轟擊后，其保持的狀態(tài)有可能發(fā)生翻轉，此效應稱為單粒子翻轉效應，單粒子轟擊集成電路的LET(線性能量轉移)值越高，越容易產生單粒子翻轉效應。集成電路中的組合電路受到這些高能粒子轟擊后，有可能產生瞬時電脈沖，此效應稱為單粒子瞬態(tài)效應，單粒子轟擊集成電路的LET值越高，產生的瞬時電脈沖持續(xù)時間越長，電脈沖越容易被時序電路采集。如果時序電路的狀態(tài)發(fā)生錯誤翻轉，或者單粒子瞬態(tài)效應產生的瞬時電脈沖被時序電路錯誤采集，都會造成集成電路工作不穩(wěn)定甚至產生致命的錯誤，這在航天、軍事領域尤為嚴重。因此，對集成電路進行加固從而減少單粒子翻轉效應和單粒子瞬態(tài)效應越來越重要。

D觸發(fā)器是集成電路中使用最多的時序單元結構之一，其對單粒子翻轉的抗性決定了整個集成電路抗單粒子的能力。在有些集成電路中，需要D觸發(fā)器的狀態(tài)是可控的，比如能夠強制D觸發(fā)器輸入低電平。在現(xiàn)有的D觸發(fā)器的結構基礎上增加異步復位信號輸入端和異步復位電路，可以實現(xiàn)D觸發(fā)器的異步復位結構，能通過異步復位信號來控制D觸發(fā)器的異步復位功能，但這種可異步復位D觸發(fā)器抗單粒子翻轉能力較差，不適合應用于高可靠性的集成電路芯片。

技術實現(xiàn)要素：

本發(fā)明實施例提供了一種抗單粒子翻轉的異步復位D觸發(fā)器，旨在解決現(xiàn)有技術中異步復位D觸發(fā)器抗單粒子翻轉能力不高的問題。

本發(fā)明實施例提供了一種抗單粒子翻轉的異步復位D觸發(fā)器，所述異步復位D觸發(fā)器包括：

時鐘信號輸入電路、復位信號輸入電路、主鎖存器緩沖電路、從鎖存器緩沖電路、主鎖存器及從鎖存器，所述主鎖存器和所述從鎖存器均為雙模冗余加固的鎖存器；

所述異步復位D觸發(fā)器有三個輸入端和兩個輸出端，三個所述輸入端分別為時鐘信號輸入端CLK、復位信號輸入端R和數(shù)據(jù)信號輸入端D，兩個所述輸出端分別為第一輸出端Q和第二輸出端QN；

所述時鐘信號輸入電路分別與所述時鐘信號輸入端CLK、所述復位信號輸入電路、所述主鎖存器和所述從鎖存器連接；

所述復位信號輸入電路還分別與所述復位信號輸入端R、所述主鎖存器和所述從鎖存器連接；

所述主鎖存器緩沖電路分別與所述數(shù)據(jù)信號輸入端D、所述主鎖存器連接；

所述從鎖存器緩沖電路分別與所述主鎖存器、所述從鎖存器連接；

所述從鎖存器還與所述第一輸出端Q及所述第二輸出端QN連接。

從上述本發(fā)明實施例可知，相較于現(xiàn)有技術，本發(fā)明通過在主鎖存器和從鎖存器前增加緩沖電路，提高了異步復位D觸發(fā)器的抗單粒子翻轉能力，對主鎖存器和從鎖存器進行雙模冗余加固，即分離成互為冗余的C²MOS電路中的上拉PMOS管和下拉NMOS管，避免了從鎖存器中可能由單粒子瞬態(tài)脈沖導致的反饋回路，對主鎖存器和從鎖存器電路中C²MOS電路進行改進，通過CMOS傳輸門來實現(xiàn)時鐘信號對電路的控制，進一步提高了異步復位D觸發(fā)器的抗單粒子翻轉能力。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術中的技術方案，下面將對實施例或現(xiàn)有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域技術人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1是現(xiàn)有技術中的基于DICE結構的C單元電路的電路結構示意圖；

圖2是本發(fā)明第一實施例提供的抗單粒子翻轉的異步復位D觸發(fā)器的結構示意圖；

圖3是本發(fā)明第一實施例提供的抗單粒子翻轉的異步復位D觸發(fā)器中時鐘信號輸入電路的電路結構示意圖；

圖4是本發(fā)明第一實施例提供的抗單粒子翻轉的異步復位D觸發(fā)器中復位信號輸入電路的電路結構示意圖；

圖5是本發(fā)明第一實施例提供的抗單粒子翻轉的異步復位D觸發(fā)器中主鎖存器緩沖電路的電路結構示意圖；

圖6是本發(fā)明第一實施例提供的抗單粒子翻轉的異步復位D觸發(fā)器中主鎖存器的電路結構示意圖；

圖7是本發(fā)明第一實施例提供的抗單粒子翻轉的異步復位D觸發(fā)器中從鎖存器緩沖電路的電路結構示意圖；

圖8是本發(fā)明第一實施例提供的抗單粒子翻轉的異步復位D觸發(fā)器中從鎖存器的電路結構示意圖。

具體實施方式

為使得本發(fā)明實施例的發(fā)明目的、特征、優(yōu)點能夠更加的明顯和易懂，下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而非全部實施例。基于本發(fā)明中的實施例，本領域技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

請參閱圖1，圖1為基于DICE結構的C單元電路的電路結構示意圖，該基于DICE結構的C單元電路包括：

第一信號輸入端IN1、第二信號輸入端IN2、信號輸出端OUT、P溝道MOS管MP1、P溝道MOS管MP2、N溝道MOS管MN1、N溝道MOS管MN2。MP1和MP2的襯底接電源VDD(圖中未示出)，MN1和MN2的襯底接地(圖中未示出)。

其中，MP1的柵極接第一信號輸入端IN1，源極接電源VDD，漏極接MP2的源極；MP2的柵極接第二信號輸入端IN2，漏極接信號輸出端OUT；MN1的柵極接第一信號輸入端IN1，源極接MN2的漏極，漏極接信號輸出端OUT；MN2的柵極接第二信號輸入端IN2，源極接地。

當C單元電路的第一信號輸入端IN1和第二信號輸入端IN2的邏輯值相同時(都為0或者都為1)，信號輸出端OUT提供與第一信號輸入端IN1及第二信號輸入端IN2相反的邏輯值，此時C單元電路表現(xiàn)為反相器；當?shù)谝恍盘栞斎攵薎N1和第二信號輸入端IN2的邏輯值不同時(一個為0而另一個為1)，信號輸出端OUT進入保持狀態(tài)，提供之前狀態(tài)下的邏輯值。因此，C單元可以用來屏蔽節(jié)點的邏輯翻轉，避免第一信號輸入端IN1或第二信號輸入端IN2的瞬態(tài)邏輯翻轉影響到輸出端OUT。

請參閱圖2，圖2為本發(fā)明第一實施例提供的抗單粒子翻轉的異步復位D觸發(fā)器的結構示意圖，該異步復位D觸發(fā)器包括：

時鐘信號輸入電路1、復位信號輸入電路2、主鎖存器緩沖電路3、從鎖存器緩沖電路4、主鎖存器5及從鎖存器6，主鎖存器5和從鎖存器6均為雙模冗余加固的鎖存器。

該異步復位D觸發(fā)器有三個輸入端和兩個輸出端，三個輸入端分別為時鐘信號輸入端CLK、復位信號輸入端R和數(shù)據(jù)信號輸入端D，兩個輸出端分別為第一輸出端Q和第二輸出端QN。其中，時鐘信號輸入端CLK輸入的時鐘信號為CLK0，復位信號輸入端R輸入的復位信號為R0，數(shù)據(jù)信號輸入端D輸入的數(shù)據(jù)信號為D0。

時鐘信號輸入電路分別與時鐘信號輸入端CLK、復位信號輸入電路、主鎖存器和從鎖存器連接；復位信號輸入電路還分別與復位信號輸入端R、主鎖存器和從鎖存器連接；主鎖存器緩沖電路分別與數(shù)據(jù)信號輸入端D、主鎖存器連接；從鎖存器緩沖電路分別與主鎖存器、從鎖存器連接；從鎖存器還與第一輸出端Q及第二輸出端QN連接。

請參閱圖3，圖3為本發(fā)明第一實施例提供的抗單粒子翻轉的異步復位D觸發(fā)器中時鐘信號輸入電路的電路結構示意圖，該時鐘信號輸入電路包括：

一個輸入端和一個輸出端，一個輸入端為時鐘信號輸入端CLK，一個輸出端為CLK1。

該時鐘信號輸入電路由第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管組成。

第一PMOS管、第二PMOS管的襯底接電源VDD(圖中未示出)，第一NMOS管、第二NMOS管的襯底接地(圖中未示出)。

第一PMOS管的柵極Pg1連接時鐘信號輸入端CLK，源極Ps1接電源VDD，漏極Pd1連接第二PMOS管的源極Ps2；第二PMOS管的柵極Pg2連接時鐘信號輸入端CLK，漏極Pd2連接CLK1；第一NMOS管的柵極Ng1連接時鐘信號輸入端CLK，源極Ns1連接第二NMOS管的漏極Nd2，漏極Nd1連接CLK1；第二NMOS管的柵極Ng2連接時鐘信號輸入端CLK，源極Ns2接地。

其中，第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管組成一個C單元的電路。該電路的特性是，當?shù)谝籔MOS管、第二PMOS管柵極的輸入信號的邏輯值相同時，或者，當?shù)谝籒MOS管、第二NMOS管柵極的輸入信號的邏輯值相同時，輸出端輸出與輸入信號邏輯值相反的輸出信號；而當?shù)谝籔MOS管、第二PMOS管柵極的輸入信號的邏輯值不同，或者，當?shù)谝籒MOS管、第二NMOS管柵極的輸入信號的邏輯值不同時，輸出信號的邏輯值將保持之前的狀態(tài)不發(fā)生變化。這種C單元結構可以保證輸出端CLK1的輸出信號CLK01與輸入端CLK的輸入信號CLK0的邏輯狀態(tài)總是相反，并且不受單粒子效應的影響。

請參閱圖4，圖4為本發(fā)明第一實施例提供的抗單粒子翻轉的異步復位D觸發(fā)器中復位信號輸入電路的電路結構示意圖，該復位信號輸入電路包括：

一個輸入端和一個輸出端，一個輸入端為復位信號輸入端R，一個輸出端為R1。

該復位信號輸入電路由第三PMOS管、第四PMOS管、第三NMOS管及第四NMOS管組成。

第三PMOS管、第四PMOS管的襯底接電源VDD(圖中未示出)，第三NMOS管、第四NMOS管的襯底接地(圖中未示出)。

第三PMOS管的柵極Pg3連接復位信號輸入端R，源極Ps3接電源VDD，漏極Pd3連接第四PMOS管的源極Ps4；第四PMOS管的柵極Pg4連接復位信號輸入端R，漏極Pd4連接R1；第三NMOS管的柵極Ng3連接復位信號輸入端R，源極Ns3連接第四NMOS管的漏極Nd4，漏極Nd3連接R1；第四NMOS管的柵極Ng4連接復位信號輸入端R，源極Ns4接地。

其中，第三PMOS管、第四PMOS管、第三NMOS管及第四NMOS管組成一個C單元的電路。該電路的特性是，當?shù)谌齈MOS管、第四PMOS管柵極的輸入信號的邏輯值相同時，或者，當?shù)谌齆MOS管、第四NMOS管柵極的輸入信號的邏輯值相同時，輸出端輸出與輸入信號邏輯值相反的輸出信號；而當?shù)谌齈MOS管、第四PMOS管柵極的輸入信號的邏輯值不同，或者，當?shù)谌齆MOS管、第四NMOS管柵極的輸入信號的邏輯值不同時，輸出信號的邏輯值將保持之前的狀態(tài)不發(fā)生變化。這樣就可以保證輸出端R1的輸出信號R01與輸入端R的輸入信號R0的邏輯狀態(tài)總是相反，因此能有效地避免輸入端的復位信號發(fā)生邏輯狀態(tài)翻轉時輸出信號跟隨發(fā)生單粒子翻轉。

請參閱圖5，圖5為本發(fā)明第一實施例提供的抗單粒子翻轉的異步復位D觸發(fā)器中主鎖存器緩沖電路的電路結構示意圖，該主鎖存器緩沖電路包括：

一個輸入端和兩個輸出端，一個輸入端為數(shù)據(jù)信號輸入端D，兩個輸出端分別為D1和D2。

該主鎖存器緩沖電路由第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管組成。

其中，第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管的襯底接電源VDD(圖中未示出)，第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管的襯底接地(圖中未示出)。

第五PMOS管的柵極Pg5連接數(shù)據(jù)信號輸入端D，源極Ps5接電源VDD，漏極Pd5分別連接第六PMOS管的柵極Pg6、第五NMOS管的漏極Nd5、第六NMOS管的柵極Ng6；第五NMOS管的柵極Ng5連接數(shù)據(jù)信號輸入端D，源極Ns5接地；第六PMOS管的源極Ps6接電源VDD，漏極Pd6分別連接第七PMOS管的柵極Pg7、第六NMOS管的漏極Nd6、第七NMOS管的柵極Ng7；第六NMOS管源極Ns6接地；第七PMOS管的源極Ps7接電源VDD，漏極Pd7分別連接第八PMOS管的柵極Pg8、第七NMOS管的漏極Nd7、第八NMOS管的柵極Ng8；第七NMOS管源極Ns7接地；第八PMOS管的源極Ps8接電源VDD，漏極Pd8分別連接第八NMOS管的漏極Nd8及D1；第八NMOS管的源極Ns8接地。

第九PMOS管的柵極Pg9連接數(shù)據(jù)信號輸入端D，源極Ps9接電源VDD，漏極Pd9分別連接第十PMOS管的柵極Pg10、第九NMOS管的漏極Nd9、第十二NMOS管的柵極Ng12；第九NMOS管的柵極Ng9分別連接第十PMOS管的漏極Pd10、第十一PMOS管的柵極Pg11、第十NMOS管的漏極Nd10，源極Ns9接地；第十PMOS管的源極Ps10接電源VDD；第十NMOS管的柵極Ng10分別連接第十一PMOS管的漏極Pd11、第十二PMOS管的柵極Pg12、第十一NMOS管的漏極Nd11，源極Ns10接地；第十一PMOS管的源極Ps11接電源VDD；第十一NMOS管的柵極Ng11分別連接第十二PMOS管的漏極Pd12、第十二NMOS管的漏極Nd12、數(shù)據(jù)信號輸入端D及D2，源極Ns11接地；第十二PMOS管的源極Ps12接電源VDD；第十二NMOS管的源極Ns12接地。

該主鎖存器緩沖電路中的第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管和第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管組成的DICE單元反向構成反饋環(huán)，形成4個互鎖的反相器級聯(lián)，這種單元結構中有4個背靠背連接的帶有反相器的存儲結點：n0、n1、n2、n3，可以存儲兩對互補的數(shù)據(jù)，其中n0和n2、n1和n3是邏輯狀態(tài)相同的結點。與傳統(tǒng)的互鎖電路不同的是，該單元結構中每一級的PMOS管和NMOS管的柵極分別由前一級和后一級的輸出信號觸發(fā)。因此，該單元結構中每個存儲結點的狀態(tài)都受其相鄰存儲結點的狀態(tài)控制，并且相鄰的儲存結點彼此相互獨立。當電路中只有一個存儲結點的電壓發(fā)生改變時，由于受其它結點的反饋影響，DICE單元內各個存儲結點的存儲狀態(tài)不會發(fā)生改變。該主鎖存器緩沖電路中的第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管和第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管兩兩分別組成四個反相器，并構成延時電路。因此，數(shù)據(jù)信號輸入端D的輸入信號D0經DICE單元緩沖后在輸出端D2處得到的信號D01的邏輯狀態(tài)應與輸入信號D0經過反相器延時后在輸出端D1處得到的信號D0的邏輯狀態(tài)一致，且具有抗單粒子效應的功效。

請參閱圖6，圖6為本發(fā)明第一實施例提供的抗單粒子翻轉的異步復位D觸發(fā)器中主鎖存器的電路結構示意圖，該主鎖存器包括：

十一個輸入端和一個輸出端，其中，四個輸入端分別與時鐘信號輸入端CLK連接，四個輸入端分別與CLK1連接，一個輸入端與R1連接，一個輸入端與D1連接，一個輸入端與D2連接；一個輸出端為D3。

主鎖存器由第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管組成。

第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管的襯底接電源VDD(圖中未示出)，第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管的襯底接地(圖中未示出)。

第十三NMOS管的柵極Ng13連接CLK，源極Ns13分別連接第十三PMOS管的源極Ps13及D1，漏極Nd13分別連接第十三PMOS管的漏極Pd13、第十六NMOS管的源極Ns16、第十六PMOS管的源極Ps16、第十七NMOS管的柵極Ng17、第十八PMOS管的柵極Pg18、第十九NMOS管的柵極Ng19、第二十PMOS管的柵極Pg20；第十三PMOS管的柵極Pg13連接CLK1；第十四NMOS管的柵極Ng14連接CLK，源極Ns14分別連接第十四PMOS管的源極Ps14及D2，漏極Nd14分別連接第十四PMOS管的漏極Pd14、第十五NMOS管的源極Ns15、第十五PMOS管的源極Ps15、第十七PMOS管的柵極Pg17、第十八NMOS管的柵極Ng18、第十九PMOS管的柵極Pg19、第二十NMOS管的柵極Ng20；第十四PMOS管的柵極Pg14連接CLK1。

第十五NMOS管的柵極Ng15連接CLK1，漏極Nd15分別連接第十五PMOS管的漏極Pd15、第二十一PMOS管的漏極Pd21、第二十一NMOS管的漏極Nd21；第十五PMOS管的柵極Pg15連接CLK；第十六NMOS管的柵極Ng16連接CLK1，漏極Nd16分別連接第十六PMOS管的漏極Pd16、第二十二PMOS管的漏極Pd22、第二十二NMOS管的漏極Nd22；第十六PMOS管的柵極Pg16連接CLK。

第十七PMOS管的源極Ps17接電源VDD，漏極Pd17連接第十八PMOS管的源極Ps18；第十八PMOS管的漏極Pd18分別連接第十七NMOS管的漏極Nd17、第二十三PMOS管的漏極Pd23、第二十一NMOS管的柵極Ng21、第二十二PMOS管的柵極Pg22、第二十四PMOS管的柵極Pg24、第二十三NMOS管的柵極Ng23；第二十三PMOS管的柵極Pg23連接R1，源極Ps23接電源VDD；第十七NMOS管的源極Ns17連接第十八NMOS管的漏極Nd18；第十八NMOS管的源極Ns18接地；第十九PMOS管的源極Ps19接電源VDD，漏極Pd19連接第二十PMOS管的源極Ps20；第二十PMOS管的漏極Pd20分別連接第十九NMOS管的漏極Nd19、第二十一PMOS管的柵極Pg21、第二十二NMOS管的柵極Ng22；第十九NMOS管的源極Ns19連接第二十NMOS管的漏極Nd20；第二十NMOS管的源極Ns20接地。

第二十一PMOS管的源極Ps21接電源VDD；第二十一NMOS管的源極Ns21接地；第二十二PMOS管的源極Ps22接電源VDD；第二十二NMOS管的源極Ns22接地；第二十四PMOS管的源極Ps24接電源VDD，漏極Pd24分別連接第二十三NMOS管的漏極Nd23及D3；第二十三NMOS管的源極Ns23接地。

該主鎖存器由雙冗余的DICE結構電路構成。圖中第十三PMOS管與第十三NMOS管構成第一傳輸門、第十四PMOS管與第十四NMOS管構成第二傳輸門、第十五PMOS管與第十五NMOS管構成第三傳輸門、第十六PMOS管與第十六NMOS管構成第四傳輸門，這四個傳輸門均由時鐘信號控制，其中第一、第二傳輸門的開斷狀態(tài)與第三、第四傳輸門的開斷狀態(tài)相反。

當CLK端口輸入的信號CLK0的邏輯值為1時，CLK1端口輸入的信號CLK01的邏輯值為0，且第一、第二傳輸門導通，第三、第四傳輸門關斷。D1端口通過第一傳輸門分別連接第十七NMOS管的柵極Ng17和第十八PMOS管的柵極Pg18，D2端口通過第二傳輸門分別連接第十七PMOS管的柵極Pg17和第十八NMOS管的柵極Ng18。第十七PMOS管、第十八PMOS管、第十七NMOS管、第十八NMOS管共同構成一個基于DICE結構的C單元電路。由于在前述對“抗單粒子翻轉的異步復位D觸發(fā)器中主鎖存器緩沖電路”的說明中，記載了D1端口輸入的D0信號和D2端口輸入的D01信號的邏輯狀態(tài)是一致的，因此該C單元電路相當于一個反相器，信號通過圖中a結點輸出，再連接到第二十四PMOS管和第二十三NMOS管構成的反相器，并通過該主鎖存器的輸出端D3輸出信號D02。由于C單元電路的存在，能有效地避免輸入信號D0和D01的邏輯翻轉傳播至輸出端，此時，D3輸出的輸出信號D02的邏輯狀態(tài)應該與D0和D01是一致的。

當CLK端口輸入的信號CLK0的邏輯值為0時，CLK1端口輸入的信號CLK01的邏輯值為1，且第一、第二傳輸門關斷，第三、第四傳輸門導通。此時，a、b節(jié)點的邏輯狀態(tài)被由第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管構成的反饋環(huán)路鎖存住，結點a與結點b的邏輯狀態(tài)相同，結點c與結點d的邏輯狀態(tài)相同，結點a與結點c的邏輯狀態(tài)相反，輸出端D3的輸出信號D02的邏輯狀態(tài)保持不變。晶體管第十七PMOS管、第十八PMOS管、第十七NMOS管、第十八NMOS管和第十九PMOS管、第二十PMOS管、第十九NMOS管、第二十NMOS管、分別構成兩個C單元電路，能有效地避免反饋環(huán)路中結點發(fā)生的邏輯翻轉傳播到輸出端，保證了電路具有良好的抗單粒子能力。

請參閱圖7，圖7為本發(fā)明第一實施例提供的抗單粒子翻轉的異步復位D觸發(fā)器中從鎖存器緩沖電路的電路結構示意圖，該從鎖存器緩沖電路包括：

一個輸入端和兩個輸出端，一個輸入端連接D3，兩個輸出端分別為D4和D5。

從鎖存器緩沖電路由第二十五PMOS管、第二十六PMOS管、第二十七PMOS管、第二十八PMOS管、第二十九PMOS管、第三十PMOS管、第三十一PMOS管、第三十二PMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一NMOS管組成。

第二十五PMOS管、第二十六PMOS管、第二十七PMOS管、第二十八PMOS管、第二十九PMOS管、第三十PMOS管、第三十一PMOS管、第三十二PMOS管的襯底接電源VDD(圖中未示出)，第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS、第三十NMOS管、第三十一NMOS管的襯底接地(圖中未示出)。

第二十五PMOS管的柵極Pg25連接D3，源極Ps25接電源VDD，漏極Pd25分別連接第二十六PMOS管的柵極Pg26、第二十四NMOS管的漏極Nd24、第二十五NMOS管的柵極Ng25；第二十四NMOS管的柵極Ng24連接D3，源極Ns24接地；第二十六PMOS管的源極Ps26接電源VDD，漏極Pd26分別連接第二十七PMOS管的柵極Pg27、第二十五NMOS管的漏極Nd25、第二十六NMOS管的柵極Ng26；第二十五NMOS管源極Ns25接地；第二十七PMOS管的源極Ps27接電源VDD，漏極Pd27分別連接第二十八PMOS管的柵極Pg28、第二十六NMOS管的漏極Nd26、第二十七NMOS管的柵極Ng27；第二十六NMOS管源極Ns26接地；第二十八PMOS管的源極Ps28接電源VDD，漏極Pd28分別連接第二十七NMOS管的漏極Nd27及D4；第二十七NMOS管的源極Ns27接地。

第二十九PMOS管的柵極Pg29連接D3，源極Ps29接電源VDD，漏極Pd29分別連接第三十PMOS管的柵極Pg30、第二十八NMOS管的漏極Nd28、第三十一NMOS管的柵極Ng31；第二十八NMOS管的柵極Ng28分別連接第三十PMOS管的漏極Pd30、第三十一PMOS管的柵極Pg31、第二十九NMOS管的漏極Nd29，源極Ns28接地；第三十PMOS管的源極Ps30接電源VDD；第二十九NMOS管的柵極Ng29分別連接第三十一PMOS管的漏極Pd31、第三十二PMOS管的柵極Pg32、第三十NMOS管的漏極Nd30，源極Ns29接地；第三十一PMOS管的源極Ps31接電源VDD；第三十NMOS管的柵極Ng30分別連接第三十二PMOS管的漏極Pd32、第三十一NMOS管的漏極Nd31、D3及D5，源極Ns30接地；第三十二PMOS管的源極Ps32接電源VDD；第三十一NMOS管的源極Ns31接地。

該從鎖存器緩沖電路與前述主鎖存器緩沖電路的工作原理相同，在此不再贅述。

請參閱圖8，圖8為本發(fā)明第一實施例提供的抗單粒子翻轉的異步復位D觸發(fā)器中從鎖存器的電路結構示意圖，該從鎖存器包括：

十一個輸入端和兩個輸出端，其中，四個輸入端分別與時鐘信號輸入端CLK連接，四個輸入端分別與CLK1連接，一個輸入端與R1連接，一個輸入端與D4連接，一個輸入端與D5連接；兩個輸出端分別為第一輸出端Q和第二輸出端QN。

從鎖存器由第三十三PMOS管、第三十四PMOS管、第三十五PMOS管、第三十六PMOS管、第三十七PMOS管、第三十八PMOS管、第三十九PMOS管、第四十PMOS管、第四十一PMOS管、第四十二PMOS管、第四十三PMOS管、第四十四PMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四十一NMOS管、第四十二NMOS管組成。

第三十三PMOS管、第三十四PMOS管、第三十五PMOS管、第三十六PMOS管、第三十七PMOS管、第三十八PMOS管、第三十九PMOS管、第四十PMOS管、第四十一PMOS管、第四十二PMOS管、第四十三PMOS管、第四十四PMOS管的襯底接電源VDD(圖中未示出)，第三十二NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四十一NMOS管、第四十二NMOS管的襯底接地(圖中未示出)。

第三十二NMOS管的柵極Ng32連接CLK1，源極Ns32分別連接第三十三PMOS管的源極Ps33及D4，漏極Nd32分別連接第三十三PMOS管的漏極Pd33、第三十五NMOS管的源極Ns35、第三十六PMOS管的源極Ps36、第三十六NMOS管的柵極Ng36、第三十八PMOS管的柵極Pg38、第三十八NMOS管的柵極Ng38、第四十PMOS管的柵極Pg40；第三十三PMOS管的柵極Pg33連接CLK；第三十三NMOS管的柵極Ng33連接CLK1，源極Ns33分別連接第三十四PMOS管的源極Ps34及D5，漏極Nd33分別連接第三十四PMOS管的漏極Pd34、第三十四NMOS管的源極Ns34、第三十五PMOS管的源極Ps35、第三十七PMOS管的柵極Pg37、第三十七NMOS管的柵極Ng37、第三十九PMOS管的柵極Pg39、第三十九NMOS管的柵極Ng39；第三十四PMOS管的柵極Pg34連接CLK。

第三十四NMOS管的柵極Ng34連接CLK，漏極Nd34分別連接第三十五PMOS管的漏極Pd35、第四十一PMOS管的漏極Pd41、第四十NMOS管的漏極Nd40；第三十五PMOS管的柵極Pg35連接CLK1；第三十五NMOS管的柵極Ng35連接CLK，漏極Nd35分別連接第三十六PMOS管的漏極Pd36、第四十二PMOS管的漏極Pd42、第四十一NMOS管的漏極Nd41；第三十六PMOS管的柵極Pg36連接CLK1。

第三十七PMOS管的源極Ps37接電源VDD，漏極Pd37連接第三十八PMOS管的源極Ps38；第三十八PMOS管的漏極Pd38分別連接第三十六NMOS管的漏極Nd36、第四十三PMOS管的漏極Pd43、第四十NMOS管的柵極Ng40、第四十二PMOS管的柵極Pg42、第四十四PMOS管的柵極Pg44、第四十二NMOS管的柵極Ng42及第二輸出端QN；第四十三PMOS管的柵極Pg43連接R1，源極Ps43接電源VDD；第三十六NMOS管的源極Ns36連接第三十七NMOS管的漏極Nd37；第三十七NMOS管的源極Ns37接地；第三十九PMOS管的源極Ps39接電源VDD，漏極Pd39連接第四十PMOS管的源極Ps40；第四十PMOS管的漏極Pd40分別連接第三十八NMOS管的漏極Nd38、第四十一PMOS管的柵極Pg41、第四十一NMOS管的柵極Ng41；第三十八NMOS管的源極Ns38連接第三十九NMOS管的漏極Nd39；第三十九NMOS管的源極Ns39接地。

第四十一PMOS管的源極Ps41接電源VDD；第四十NMOS管的源極Ns40接地；第四十二PMOS管的源極Ps42接電源VDD；第四十一NMOS管的源極Ns41接地；第四十四PMOS管的源極Ps44接電源VDD，漏極Pd44分別連接第四十二NMOS管的漏極Nd42及第一輸出端Q；第四十二NMOS管的源極Ns42接地。

該從鎖存器與前述主鎖存器的工作原理相同，在此不再贅述。

本專利中復位信號對電路輸出的控制與時鐘信號異步，即復位信號對電路輸出的控制與時鐘信號的狀態(tài)無關。當復位信號R0＝1，無復位動作；當復位信號R0＝0時，R1＝1，主鎖存器中第二十三PMOS管導通，第二十三PMOS管的漏極電壓被電源電壓拉高為高電位，進而通過反饋環(huán)路將輸出信號D02重新置0。此時，從鎖存器中與從鎖存器輸入端D4、D5相連的兩個傳輸門處于導通狀態(tài)，所以從鎖存器輸出端Q的輸出信號也被置0，從而完成電路的復位動作。在此過程中時鐘信號的狀態(tài)并不會影響到復位信號對電路輸出的控制

本發(fā)明實施例提供的抗單粒子翻轉的異步復位D觸發(fā)器，相較于現(xiàn)有技術，本發(fā)明通過在主鎖存器和從鎖存器前增加緩沖電路，提高了異步復位D觸發(fā)器的抗單粒子翻轉能力，對主鎖存器和從鎖存器進行雙模冗余加固，即分離成互為冗余的C²MOS電路中的上拉PMOS管和下拉NMOS管，避免了從鎖存器中可能由單粒子瞬態(tài)脈沖導致的反饋回路，對主鎖存器和從鎖存器電路中C²MOS電路進行改進，通過CMOS傳輸門來實現(xiàn)時鐘信號對電路的控制，進一步提高了異步復位D觸發(fā)器的抗單粒子翻轉能力。

需要說明的是，對于前述的各方法實施例，為了簡便描述，故將其都表述為一系列的動作組合，但是本領域技術人員應該知悉，本發(fā)明并不受所描述的動作順序的限制，因為依據(jù)本發(fā)明，某些步驟可以采用其它順序或者同時進行。其次，本領域技術人員也應該知悉，說明書中所描述的實施例均屬于優(yōu)選實施例，所涉及的動作和模塊并不一定都是本發(fā)明所必須的。

在上述實施例中，對各個實施例的描述都各有側重，某個實施例中沒有詳述的部分，可以參見其它實施例的相關描述。

以上為對本發(fā)明所提供的抗單粒子翻轉的異步復位D觸發(fā)器的描述，對于本領域的技術人員，依據(jù)本發(fā)明實施例的思想，在具體實施方式及應用范圍上均會有改變之處，綜上，本說明書內容不應理解為對本發(fā)明的限制。