本發(fā)明涉及模數(shù)轉(zhuǎn)換器領(lǐng)域，更具體地，涉及一種逐次逼近式模數(shù)轉(zhuǎn)換器。

背景技術(shù)：

adc作為連接模擬世界和數(shù)字世界的橋梁，其性能備受關(guān)注。adc可分為流水線式（pipeline）adc，快閃式（flash）adc，逐次逼近式（sar）adc等。pipelineadc具有較高的工作速度和較高的精度，其工作速度可達幾百mhz，精度一般為10-14位。flashadc具有最高的工作速度和較低的精度，其工作速度可達幾ghz，精度一般低于8位。saradc具有適中的工作速度和較高精度，其工作速度一般為幾百khz到幾十mhz，精度一般為10-16位。不同結(jié)構(gòu)的adc因為其不同的功耗、速度和精度，適用于不同場合。saradc因為其適中的工作速度、較高的轉(zhuǎn)換精度、較低的功耗和近乎全數(shù)字的電路結(jié)構(gòu)，受到了廣泛的研究。

saradc有兩大研究熱點。一是在適當(dāng)?shù)木群娃D(zhuǎn)換速度下，降低saradc的功耗。由于saradc廣泛應(yīng)用于移動設(shè)備，所以降低功耗具有實際意義。二是在適當(dāng)?shù)木群凸南?，提高saradc的轉(zhuǎn)換速度。saradc與其他adc相比具有很低的功耗，但其速度不高。為利用其功耗優(yōu)勢，拓展其應(yīng)用范圍，勢必要提高其工作速度。提高系統(tǒng)工作速度的傳統(tǒng)方法是采用交織技術(shù)。交織技術(shù)采用多路并行工作的saradc單元，然后再把這些saradc單元的轉(zhuǎn)換結(jié)果組合起來，從而成倍提高saradc的工作速度。但交織技術(shù)通常需要額外電路來解決時序和增益誤差等問題。

現(xiàn)時saradc工作速度受限于兩部分延時。一是電容dac穩(wěn)定到所需精度的延時，稱為穩(wěn)定時間；另一部分是控制電路延時，也就是比較器比較結(jié)果到電容dac開始充放電的延時，稱為控制延時。傳統(tǒng)saradc這兩部分延時基本相當(dāng)，所以減小控制延時能有效提高saradc工作速度。

技術(shù)實現(xiàn)要素：

本發(fā)明為解決以上現(xiàn)有技術(shù)提供的逐次逼近式模數(shù)轉(zhuǎn)換器控制延時過大的缺陷，提供了一種能夠降低控制延時的逐次逼近式模數(shù)轉(zhuǎn)換器。

為實現(xiàn)以上發(fā)明目的，采用的技術(shù)方案是：

一種逐次逼近式模數(shù)轉(zhuǎn)換器，包括比較器和電容dac，所述轉(zhuǎn)換器還包括有n路鎖存器和鎖存器控制信號產(chǎn)生電路，其中比較器的輸出端與n路鎖存器的輸入端連接，n路鎖存器的輸出端與電容dac控制端一一對準連接，所述鎖存器控制信號產(chǎn)生電路的n個控制信號輸出端分別與n路鎖存器的控制信號輸入端連接，鎖存器控制信號產(chǎn)生電路用于根據(jù)采樣時鐘clks和比較器比較完成信號valid分別為n路鎖存器產(chǎn)生控制信號。

優(yōu)選地，所述鎖存器控制信號產(chǎn)生電路包括第一同步觸發(fā)鏈、第二同步觸發(fā)鏈、第一組合邏輯電路、第二組合邏輯電路；

所述第一同步觸發(fā)鏈包括從左到右依次設(shè)置的觸發(fā)器k1、觸發(fā)器k2、…、觸發(fā)器kn，其中n個觸發(fā)器的觸發(fā)器復(fù)位端口、觸發(fā)器時鐘端口分別接入采樣時鐘clks和比較器比較完成信號valid；對于觸發(fā)器k1，其d端接入dvdd；對于觸發(fā)器k2、…、觸發(fā)器k（n-1），其d端與位于其左側(cè)的觸發(fā)器的q端連接，其q端與位于其右側(cè)的觸發(fā)器的d端連接；

所述第一組合邏輯電路包括一個三輸入或門電路，所述三輸入或門電路的三個輸入端分別接入采樣時鐘clks、比較器比較完成信號valid和觸發(fā)器kn的q端；

所述第二同步觸發(fā)鏈包括從左到右依次設(shè)置的觸發(fā)器j0、觸發(fā)器j1、觸發(fā)器j2、…、觸發(fā)器jn，其中觸發(fā)器j0、觸發(fā)器j1、觸發(fā)器j2、…、觸發(fā)器jn的觸發(fā)器復(fù)位端口、觸發(fā)器時鐘端口分別接入采樣時鐘clks和三輸入或門電路的輸出端，觸發(fā)器j0的d端接入dvdd，觸發(fā)器j0的q端通過非門電路接入觸發(fā)器j1的d端；對于觸發(fā)器j2、…、觸發(fā)器j(n-1)，其d端與位于其左側(cè)的觸發(fā)器的q端連接，其q端與位于其右側(cè)的觸發(fā)器的d端連接；

其中觸發(fā)器的q端和d端分別表示觸發(fā)器的同相輸出端口和觸發(fā)器的信號輸入端口，dvdd表示數(shù)字電路供電電壓；

所述第二組合邏輯電路包括n個輸出回路，分別為輸出回路en1、輸出回路en2、…、輸出回路enn，其中每個輸出回路均包括非門電路和與門電路，非門電路的輸出端與與門電路的一個輸入端連接；對于輸出回路eni，其非門電路的輸入端與觸發(fā)器ki的q端連接，其與門電路的另一個輸入端與觸發(fā)器ji的q端連接，i的值為1、2、3、..、n；輸出回路en1、輸出回路en2、…、輸出回路enn的與門電路的輸出端分別與n路鎖存器的控制信號輸入端連接。

上述方案中，采樣時鐘clks由saradc系統(tǒng)產(chǎn)生，采樣狀態(tài)時其為高電平或低電平，采樣完后其狀態(tài)改變；比較器比較完成信號valid由saradc系統(tǒng)產(chǎn)生，valid應(yīng)該為一脈沖信號，每完成一次比較產(chǎn)生一個脈沖，表示完成一次比較；第一同步觸發(fā)鏈中的觸發(fā)器為可復(fù)位觸發(fā)器，假設(shè)其復(fù)位值為低電平，則adc采樣時采樣信號clks為高電平，第一同步觸發(fā)鏈的輸出clk1、clk1、…、clkn為被復(fù)位為低電平。模數(shù)轉(zhuǎn)換器工作時，在比較器比較完成信號valid的觸發(fā)下，因為第一同步觸發(fā)鏈是級聯(lián)的，所以觸發(fā)器k1的高電平輸入信號不斷傳遞給k2、…、kn。所以clk1、clk2、…、clkn，依次變?yōu)楦唠娖剑╠vdd），這些高電平時刻對應(yīng)鎖存器的關(guān)斷（失能）時刻。第二同步觸發(fā)鏈中的觸發(fā)器為可復(fù)位觸發(fā)器，采樣信號clks為高電平時，第二同步觸發(fā)鏈的輸出clk1b、clk2b、…、clknb被復(fù)位為低電平,這里要特別注意觸發(fā)器j1復(fù)位后的輸入為高電平，但在第一個valid脈沖作用下，觸發(fā)器j1的輸入變?yōu)榱说碗娖?，且一直保持為為低電平，所以觸發(fā)器j1的輸出clk1b在第二個valid脈沖作用下變?yōu)榱说碗娖?，也就是valid的寬度只有一個轉(zhuǎn)換周期。模數(shù)轉(zhuǎn)換器工作時,在比較器比較完成信號valid的觸發(fā)下，觸發(fā)器j1的輸出clk1b先變?yōu)楦唠娖剑╠vdd），但因為觸發(fā)器j1的輸入d的高電平狀態(tài)只保持了一個轉(zhuǎn)換周期，所以第二個valid脈沖觸發(fā)時，觸發(fā)器j1的輸出clk1b變?yōu)榈碗娖?。clk1b延時一個valid脈沖產(chǎn)生clk2b、…、clk(n-1)b延時一個valid脈沖產(chǎn)生clknb。第二同步觸發(fā)鏈的輸出clk1b、clk2b、…、clknb的上升沿對應(yīng)鎖存器的使能時刻。第一組合邏輯電路產(chǎn)生第二同步觸發(fā)鏈所需的工作時鐘，該時鐘需滿足三個要求：一是采樣完后輸出回路en的輸出端該為高電平以開啟鎖存器；二是每步轉(zhuǎn)換開始時開啟對應(yīng)的鎖存器；三是根據(jù)轉(zhuǎn)換精度要求輸出相應(yīng)個數(shù)的鎖存器使能信號。所以需要一個三輸入或門電路組合采樣信號、比較器比較完成信號和轉(zhuǎn)換結(jié)束信號；第二組合邏輯電路組合第一同步觸發(fā)鏈、第二同步觸發(fā)鏈產(chǎn)生的鎖存器使能和失能時刻，產(chǎn)生最終的鎖存器使能控制信號。

上述方案中，鎖存器控制信號產(chǎn)生電路根據(jù)采樣信號和比較器比較結(jié)果來產(chǎn)生鎖存器所需控制信號，因此在比較器比較完成后，鎖存器控制信號產(chǎn)生電路立刻向相應(yīng)的鎖存器下發(fā)使能信號，使得比較結(jié)果能夠以較短的延時通過鎖存器傳遞至電容dac。因此本發(fā)明提供的模數(shù)轉(zhuǎn)換器能夠達到降低延時的效果。

優(yōu)選地，所述比較器的輸出端通過緩沖器與n路鎖存器的輸入端連接，所述n路鎖存器的輸出端分別通過緩沖器與電容dac連接。

優(yōu)選地，所述鎖存器包括nmos管mn2、pmos管mp2、nmos管mn1、pmos管mp1、pmos管mp3、反相器inv1、反相器inv2；

所述nmos管mn1的源極與比較器的輸出端連接，nmos管mn1的柵極與鎖存器控制信號產(chǎn)生電路的控制信號輸出端連接，nmos管mn1的漏極與pmos管mp2的柵極連接；

pmos管mp1的柵極與鎖存器控制信號產(chǎn)生電路的控制信號輸出端連接，pmos管mp1的源極接入vdd，pmos管mp1的漏極與nmos管mn1的漏極連接；

pmos管mp2的源極接入vdd，pmos管mp2的漏極與nmos管mn2的漏極連接；

nmos管mn2的柵極接入rst，nmos管mn2的源極接地；

pmos管mp2的漏極依次通過反相器inv1、反相器inv2與電容dac連接；

pmos管mp3的漏極接反相器inv1的輸入端，pmos管mp3的源極接反相器inv2的輸出端，pmos管mp3的柵極接鎖存器控制信號產(chǎn)生電路的控制信號輸出端。

優(yōu)選地，所述鎖存器包括nmos管mn2、pmos管mp2、nmos管mn1、pmos管mp1、pmos管mp3、反相器inv1、反相器inv2；

所述pmos管mp1的源極接比較器的輸出端，pmos管mp1柵極接鎖存器控制信號產(chǎn)生電路的控制信號輸出端，pmos管mp1的漏極接nmos管mn2的柵極與nmos管mn1的漏極；

所述nmos管mn1的源極接地，所述nmos管mn1的的柵極接鎖存器控制信號產(chǎn)生電路的控制信號輸出端；

所述nmos管mn2的源極接地，所述nmos管mn2的漏極接pmos管mp2的漏極，pmos管mp2的源極接vdd，pmos管mp2的柵極接rst；

所述nmos管mn2的漏極依次通過反相器inv1、反相器inv2與電容dac連接；

pmos管mp3的漏極接反相器inv1的輸入端，pmos管mp3的源極接反相器inv2的輸出端，pmos管mp3的柵極接鎖存器控制信號產(chǎn)生電路的控制信號輸出端。

與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是：

本發(fā)明提供的模數(shù)轉(zhuǎn)換器根據(jù)采樣信號和比較器比較結(jié)果來產(chǎn)生鎖存器所需控制信號，因此在比較器比較完成后，鎖存器控制信號產(chǎn)生電路立刻向相應(yīng)的鎖存器下發(fā)使能信號，使得比較結(jié)果能夠以較短的延時通過鎖存器傳遞至電容dac。因此本發(fā)明提供的模數(shù)轉(zhuǎn)換器能夠達到降低延時的效果。

附圖說明

圖1為模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖。

圖2為鎖存器控制信號產(chǎn)生電路的結(jié)構(gòu)示意圖。

圖3為鎖存器的一種優(yōu)選方案的結(jié)構(gòu)示意圖。

圖4為鎖存器的另一種優(yōu)選方案的結(jié)構(gòu)示意圖。

圖5為模數(shù)轉(zhuǎn)換器的時序圖。

具體實施方式

附圖僅用于示例性說明，不能理解為對本專利的限制；

以下結(jié)合附圖和實施例對本發(fā)明做進一步的闡述。

實施例1

如圖1~2所示，本發(fā)明提供的模數(shù)轉(zhuǎn)換器包括比較器、電容dac、n路鎖存器和鎖存器控制信號產(chǎn)生電路，其中比較器的輸出端與n路鎖存器的輸入端連接，n路鎖存器的輸出端與電容dac控制端一一對準連接，所述鎖存器控制信號產(chǎn)生電路的n個控制信號輸出端分別與n路鎖存器的控制信號輸入端連接，鎖存器控制信號產(chǎn)生電路用于根據(jù)采樣時鐘clks和比較器比較完成信號valid分別為n路鎖存器產(chǎn)生控制信號。

在具體的實施過程中，所述鎖存器控制信號產(chǎn)生電路包括第一同步觸發(fā)鏈210、第二同步觸發(fā)鏈230、第一組合邏輯電路220、第二組合邏輯電路240；

所述第一同步觸發(fā)鏈包括從左到右依次設(shè)置的觸發(fā)器k1、觸發(fā)器k2、…、觸發(fā)器kn，其中n個觸發(fā)器的觸發(fā)器復(fù)位端口、觸發(fā)器時鐘端口分別接入采樣時鐘clks和比較器比較完成信號valid；對于觸發(fā)器k1，其d端接入dvdd；對于觸發(fā)器k2、…、觸發(fā)器k（n-1），其d端與位于其左側(cè)的觸發(fā)器的q端連接，其q端與位于其右側(cè)的觸發(fā)器的d端連接；

所述第一組合邏輯電路包括一個三輸入或門電路，所述三輸入或門電路的三個輸入端分別接入采樣時鐘clks、比較器比較完成信號valid和觸發(fā)器kn的q端；

所述第二同步觸發(fā)鏈包括從左到右依次設(shè)置的觸發(fā)器j0、觸發(fā)器j1、觸發(fā)器j2、…、觸發(fā)器jn，其中觸發(fā)器j0、觸發(fā)器j1、觸發(fā)器j2、…、觸發(fā)器jn的觸發(fā)器復(fù)位端口、觸發(fā)器時鐘端口分別接入采樣時鐘clks和三輸入或門電路的輸出端，觸發(fā)器j0的d端接入dvdd，觸發(fā)器j0的q端通過非門電路接入觸發(fā)器j1的d端；對于觸發(fā)器j2、…、觸發(fā)器j(n-1)，其d端與位于其左側(cè)的觸發(fā)器的q端連接，其q端與位于其右側(cè)的觸發(fā)器的d端連接；

其中觸發(fā)器的q端和d端分別表示觸發(fā)器的同相輸出端口和觸發(fā)器的信號輸入端口，dvdd表示數(shù)字電路供電電壓；

所述第二組合邏輯電路包括n個輸出回路，分別為輸出回路en1、輸出回路en2、…、輸出回路enn，其中每個輸出回路均包括非門電路和與門電路，非門電路的輸出端與與門電路的一個輸入端連接；對于輸出回路eni，其非門電路的輸入端與觸發(fā)器ki的q端連接，其與門電路的另一個輸入端與觸發(fā)器ji的q端連接，i的值為1、2、3、..、n；輸出回路en1、輸出回路en2、…、輸出回路enn的與門電路的輸出端分別與n路鎖存器的控制信號輸入端連接。

上述方案中，采樣時鐘clks由saradc系統(tǒng)產(chǎn)生，采樣狀態(tài)時其為高電平或低電平，采樣完后其狀態(tài)改變；比較器比較完成信號valid由saradc系統(tǒng)產(chǎn)生，valid應(yīng)該為一脈沖信號，每完成一次比較產(chǎn)生一個脈沖，表示完成一次比較；如圖5，第一同步觸發(fā)鏈中的觸發(fā)器為可復(fù)位觸發(fā)器，假設(shè)其復(fù)位值為低電平，則adc采樣時采樣信號clks為高電平，第一同步觸發(fā)鏈的輸出clk1、clk1、…、clkn為被復(fù)位為低電平。模數(shù)轉(zhuǎn)換器工作時，在圖5所示的比較器比較完成信號valid的觸發(fā)下，因為第一同步觸發(fā)鏈是級聯(lián)的，所以觸發(fā)器k1的高電平輸入信號不斷傳遞給k2、…、kn。所以clk1、clk2、…、clkn，依次變?yōu)楦唠娖剑╠vdd），這些高電平時刻對應(yīng)鎖存器的關(guān)斷（失能）時刻。第二同步觸發(fā)鏈中的觸發(fā)器為可復(fù)位觸發(fā)器，如圖5所示，采樣信號clks為高電平時，第二同步觸發(fā)鏈的輸出clk1b、clk2b、…、clknb被復(fù)位為低電平,這里要特別注意觸發(fā)器j1復(fù)位后的輸入為高電平，但在第一個valid脈沖作用下，觸發(fā)器j1的輸入變?yōu)榱说碗娖?，且一直保持為為低電平，所以觸發(fā)器j1的輸出clk1b在第二個valid脈沖作用下變?yōu)榱说碗娖?，也就是valid的寬度只有一個轉(zhuǎn)換周期。如圖5，模數(shù)轉(zhuǎn)換器工作時,在比較器比較完成信號valid的觸發(fā)下，觸發(fā)器j1的輸出clk1b先變?yōu)楦唠娖剑╠vdd），但因為觸發(fā)器j1的輸入d的高電平狀態(tài)只保持了一個轉(zhuǎn)換周期，所以第二個valid脈沖觸發(fā)時，觸發(fā)器j1的輸出clk1b變?yōu)榈碗娖健Ｈ鐖D5所示，clk1b延時一個valid脈沖產(chǎn)生clk2b、…、clk(n-1)b延時一個valid脈沖產(chǎn)生clknb。第二同步觸發(fā)鏈的輸出clk1b、clk2b、…、clknb的上升沿對應(yīng)鎖存器的使能時刻。第一組合邏輯電路產(chǎn)生第二同步觸發(fā)鏈所需的工作時鐘，該時鐘需滿足三個要求：一是采樣完后輸出回路en的輸出端該為高電平以開啟鎖存器；二是每步轉(zhuǎn)換開始時開啟對應(yīng)的鎖存器；三是根據(jù)轉(zhuǎn)換精度要求輸出相應(yīng)個數(shù)的鎖存器使能信號。所以需要一個三輸入或門電路組合采樣信號、比較器比較完成信號和轉(zhuǎn)換結(jié)束信號；第二組合邏輯電路組合第一同步觸發(fā)鏈、第二同步觸發(fā)鏈產(chǎn)生的鎖存器使能和失能時刻，產(chǎn)生最終的鎖存器使能控制信號。

圖5給出了一個具有5個轉(zhuǎn)換周期的模數(shù)轉(zhuǎn)換器的鎖存器控制信號時序圖。如圖5所示，采樣時鐘clks高電平模數(shù)轉(zhuǎn)換器adc處于采樣狀態(tài)，此時比較器輸出cmp_out輸出高電平，第一同步觸發(fā)鏈、第二同步觸發(fā)鏈中的觸發(fā)器輸出復(fù)位為低電平；采樣完后，鎖存器使能，等待比較器比較完后把結(jié)果反饋到電容dac，比較器比較完后失能鎖存器。如圖2所示，產(chǎn)生失能信號的延時至少為2個觸發(fā)器延時，而比較器到電容dac的延時只為1個鎖存器，所以可以保證鎖存器已經(jīng)鎖存了比較器比較結(jié)果。如此循環(huán)下去，直到獲得所需轉(zhuǎn)換精度。

在具體的實施過程中，如圖3所示，所述鎖存器包括nmos管mn2、pmos管mp2、nmos管mn1、pmos管mp1、pmos管mp3、反相器inv1、反相器inv2；

所述nmos管mn1的源極與比較器的輸出端連接，nmos管mn1的柵極與鎖存器控制信號產(chǎn)生電路的控制信號輸出端連接，nmos管mn1的漏極與pmos管mp2的柵極連接；

pmos管mp1的柵極與鎖存器控制信號產(chǎn)生電路的控制信號輸出端連接，pmos管mp1的源極接入vdd，pmos管mp1的漏極與nmos管mn1的漏極連接；

pmos管mp2的源極接入vdd，pmos管mp2的漏極與nmos管mn2的漏極連接；

nmos管mn2的柵極接入rst，nmos管mn2的源極接地；

pmos管mp2的漏極依次通過反相器inv1、反相器inv2與電容dac連接；

pmos管mp3的漏極接反相器inv1的輸入端，pmos管mp3的源極接反相器inv2的輸出端，pmos管mp3的柵極接鎖存器控制信號產(chǎn)生電路的控制信號輸出端。

上述方案中，nmos管mn2的下拉強度大于pmos管mp2的上拉強度，nmos管mn2的下拉強度大于pmos管mp3的驅(qū)動強度，所以當(dāng)復(fù)位信號rst為高電平時，鎖存器的輸出dout被復(fù)位為低電平，此時鎖存器工作在復(fù)位狀態(tài)；當(dāng)寄存器工作在鎖存狀態(tài)時，使能信號en為低電平，rst為低電平，nmos管mn1關(guān)斷，pmos管mp2關(guān)斷，pmos管mp3導(dǎo)通，從而輸入din和輸出dout斷開連接，而反相器in1、in2和pmos管mp3組成正反饋環(huán)路鎖存著輸出信號dout。當(dāng)寄存器工作在傳導(dǎo)狀態(tài)時，使能信號en為高電平，rst為低電平，nmos管mn1導(dǎo)通，pmos管mp2導(dǎo)通，pmos管mp3關(guān)斷，從而輸入din和輸出dout連通。

在具體的實施過程中，如圖4所示，所述鎖存器包括nmos管mn2、pmos管mp2、nmos管mn1、pmos管mp1、pmos管mp3、反相器inv1、反相器inv2；

所述pmos管mp1的源極接比較器的輸出端，pmos管mp1柵極接鎖存器控制信號產(chǎn)生電路的控制信號輸出端，pmos管mp1的漏極接nmos管mn2的柵極與nmos管mn1的漏極；

所述nmos管mn1的源極接地，所述nmos管mn1的的柵極接鎖存器控制信號產(chǎn)生電路的控制信號輸出端；

所述nmos管mn2的源極接地，所述nmos管mn2的漏極接pmos管mp2的漏極，pmos管mp2的源極接vdd，pmos管mp2的柵極接rst；

所述nmos管mn2的漏極依次通過反相器inv1、反相器inv2與電容dac連接；

pmos管mp3的漏極接反相器inv1的輸入端，pmos管mp3的源極接反相器inv2的輸出端，pmos管mp3的柵極接鎖存器控制信號產(chǎn)生電路的控制信號輸出端。

上述方案中，pmos管mp2的上拉強度大于nmos管mn2的下拉強度，pmos管mp2的上拉強度大于pmos管mp3的驅(qū)動強度，所以當(dāng)復(fù)位信號rst為低電平時，鎖存器的輸出dout被復(fù)位為高電平，此時鎖存器工作在復(fù)位狀態(tài)；當(dāng)寄存器工作在鎖存狀態(tài)時，使能信號en為高電平，rst為高電平，pmos管mp1關(guān)斷，nmos管mn2關(guān)斷，pmos管mp3導(dǎo)通，從而輸入din和輸出dout斷開連接，而反相器in1、in2和pmos管mp3組成正反饋環(huán)路鎖存著輸出信號dout。當(dāng)寄存器工作在傳導(dǎo)狀態(tài)時，使能信號en為低電平，rst為高電平，pmos管mp1導(dǎo)通，nmos管mn2導(dǎo)通，pmos管mp3關(guān)斷，從而輸入din和輸出dout連通。

顯然，本發(fā)明的上述實施例僅僅是為清楚地說明本發(fā)明所作的舉例，而并非是對本發(fā)明的實施方式的限定。對于所屬領(lǐng)域的普通技術(shù)人員來說，在上述說明的基礎(chǔ)上還可以做出其它不同形式的變化或變動。這里無需也無法對所有的實施方式予以窮舉。凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進等，均應(yīng)包含在本發(fā)明權(quán)利要求的保護范圍之內(nèi)。