本發(fā)明涉及模數(shù)轉換領域，特別涉及一種射頻導航領域的異步逐次逼近型模數(shù)轉換器。

背景技術：

近些年來，數(shù)字技術的飛速發(fā)展導致了各種系統(tǒng)對模數(shù)轉換器的轉換速度要求也越來越高，而移動設備的廣泛使用使得設備要求芯片功耗盡量的降低。其中，逐次逼近型模數(shù)轉換器因其結構簡單、面積小、功耗低而廣泛應用于各個領域。

如圖1所示，傳統(tǒng)的逐次逼近型模數(shù)轉換器主要包括采樣/保持電路，電容或電阻陣列組成的數(shù)模轉換器、電壓比較器以及逐次逼近寄存器。隨著輸入模擬電壓和數(shù)模轉換器的輸出信號相互逐漸逼近，即輸入模擬電壓和數(shù)模轉換器的輸出信號之間的電壓差越來越小，電壓比較器的比較時間變長，因此為了保證電壓比較器有充足的時間進行比較，需設置電壓比較器工作周期高于其最長的一次比較時間，即控制電壓比較器工作的外接時鐘信號的周期要長，亦即電壓比較器的時鐘頻率要低。然而，當輸入模擬電壓和數(shù)模轉換器的輸出信號之間的電壓差較大時，電壓比較器的比較時間不需要消耗太長時間，所以現(xiàn)有的逐次逼近型模數(shù)轉換器的轉換速度還有很大的提升空間。

技術實現(xiàn)要素：

為了解決上述技術問題，本發(fā)明提供了一種模數(shù)轉換器，能夠提高轉換速度。

為了達到本發(fā)明目的，本發(fā)明實施例的技術方案是這樣實現(xiàn)的：

本發(fā)明實施例提供了一種模數(shù)轉換器，包括：數(shù)模轉換器、比較器、順序脈沖產(chǎn)生器、異步逐次逼近寄存器和比較時鐘產(chǎn)生器，其中，

數(shù)模轉換器，用于根據(jù)外部輸入的采樣時鐘信號獲取輸入信號，并將輸入信號的電壓輸出至比較器；

比較器，用于根據(jù)比較時鐘產(chǎn)生器輸出的比較時鐘信號，比較輸入信號的電壓，產(chǎn)生比較結果，并將比較結果輸出至順序脈沖產(chǎn)生器和異步逐次逼近寄存器；

順序脈沖產(chǎn)生器，用于根據(jù)比較器的比較結果生成第一控制信號，根據(jù)采樣時鐘信號和第一控制信號產(chǎn)生n位第一輸出信號，n為模數(shù)轉換器的位數(shù)，將n位第一輸出信號輸出至異步逐次逼近寄存器，將第一控制信號和最低位的第一輸出信號輸出至比較時鐘產(chǎn)生器；

異步逐次逼近寄存器，用于根據(jù)比較器的比較結果與順序脈沖產(chǎn)生器輸出的第一輸出信號，產(chǎn)生n位第二輸出信號，并將其作為最終結果鎖存輸出；

比較時鐘產(chǎn)生器，用于將所述采樣時鐘信號、第一控制信號和最低位的第一輸出信號進行或運算后產(chǎn)生所述的比較時鐘信號，并將所述比較時鐘信號輸出至比較器的時鐘輸入端。

進一步地，所述輸入信號包括取第一輸入信號和第二輸入信號；所述數(shù)模轉換器包括第一采樣開關、第一電容陣列、第二采樣開關和第二電容陣列；

其中，第一電容陣列的上極板連接第一采樣開關的一端，第一采樣開關的另一端連接第一輸入信號；

第二電容陣列的上極板連接第二采樣開關的一端，第二采樣開關的另一端連接第二輸入信號。

進一步地，所述數(shù)模轉換器還包括第一開關陣列和第二開關陣列；

其中，第一電容陣列包括n位第一電容，第二電容陣列包括n位第二電容，第一開關陣列包括(n-1)個第一開關，第二開關陣列包括(n-1)個第二開關，所述異步逐次逼近寄存器的第二控制信號包括(n-1)個第一開關控制信號和(n-1)個第二開關控制信號；

第一電容陣列的第一位至第(n-1)位第一電容的下極板，分別通過第一開關陣列的(n-1)個第一開關接地或接參考電壓，第i個第一開關的控制端分別與異步逐次逼近寄存器的第i個第一開關控制信號相連，i為[1，n-1]中的自然數(shù)，第一電容陣列的第n位第一電容的下極板恒接地；

第二電容陣列的第一位至第(n-1)位第二電容的下極板，分別通過第二開關陣列的(n-1)個第二開關接地或接參考電壓，第i個第二開關的控制端分別與異步逐次逼近寄存器的第i個第二開關控制信號相連，第二電容陣列的第n位第二電容的下極板恒接地。

進一步地，所述第一電容陣列和所述第二電容陣列的第n個所述第一電容和所述第二電容取值均為c0，c0為電容值；

所述第一電容陣列的第i個所述第一電容和所述第二電容陣列的第i個所述第二電容取值均為2^n-i-1c0，i為1至(n-1)中的自然數(shù)。

進一步地，所述比較器包括電壓比較器，所述電壓比較器的正向輸入端接所述第一電容陣列的輸出端，電壓比較器的負向輸入端接第二電容陣列的輸出端，電壓比較器的時鐘輸入端接比較時鐘產(chǎn)生器的輸出端。

進一步地，所述比較器還包括鎖存器，鎖存器與所述電壓比較器的輸出端相連。

進一步地，所述順序脈沖產(chǎn)生器包括一個與非門、一個反相器和n個第一觸發(fā)器；

其中，所述與非門的兩個輸入端與比較器的比較結果相連接，與非門的輸出端輸出所述第一控制信號；

所述第一控制信號連接每個第一觸發(fā)器的時鐘端，采樣時鐘信號經(jīng)過所述反相器后接每個第一觸發(fā)器的復位端；

其中，第一個第一觸發(fā)器的輸入端與電源相連接，每個第一觸發(fā)器的輸出端依次連接下一個第一觸發(fā)器的輸入端，且第一個至第n個第一觸發(fā)器的輸出端依次輸出n個第一輸出信號。

進一步地，所述比較結果包括第一比較結果和第二比較結果；所述異步逐次逼近寄存器包括2*n個第二觸發(fā)器、2*(n-1)個與門，其中，

第一個至第n個第二觸發(fā)器的時鐘輸入端一一對應連接n個第一輸出信號，第一個至第n個第二觸發(fā)器的輸入端連接電壓比較器的第一比較結果，第一個至第n個第二觸發(fā)器的輸出端依次對應第一個至第n個第二輸出信號，第一個至第(n-1)個與門的一輸入端依次連接第一個至第(n-1)個第一輸出信號，另一輸入端依次連接第一個至第(n-1)個第二輸出信號，輸出端依次輸出(n-1)個第二控制信號；

第(n+1)個至第2*n個第二觸發(fā)器的時鐘輸入端一一對應連接n個第一輸出信號，第(n+1)個至第2*n個第二觸發(fā)器的輸入端連接電壓比較器的第二比較結果，第(n+1)個至第2*n個第二觸發(fā)器的輸出端依次對應第(n+1)個至第2*n個第二輸出信號，第n個至第2*(n-1)個與門的一輸入端依次連接第一個至第(n-1)個第一輸出信號，另一輸入端依次連接第(n+1)個至第2(n-1)個第二輸出信號，輸出端依次輸出另(n-1)個第二控制信號。

進一步地，所述異步逐次逼近寄存器還包括2(n-1)個第二延時單元，其中，第一個至第(n-1)個第二延時單元的輸入端依次連接第一個至第(n-1)個第一輸出信號，輸出端依次連接第一個至第(n-1)個與門的一輸入端，第n個至第2*(n-1)個第二延時單元的輸入端依次連接第一個至第(n-1)個第一輸出信號，輸出端依次連接第n個至第2*(n-1)個與門的一輸入端。

進一步地，所述比較時鐘產(chǎn)生器包括一個或門、一個第一延時單元，其中，

所述或門包含第一輸入端至第三輸入端，所述采樣時鐘信號連接或門的第一輸入端，所述第一控制信號連接或門的第二輸入端，最低位的第一輸出信號連接或門的第三輸入端，或門的輸出端連接第一延時單元的輸入端，第一延時單元的輸出端產(chǎn)生所述比較時鐘信號，所述比較時鐘信號連接比較器的時鐘輸入端。

本發(fā)明的技術方案，具有如下有益效果：

本發(fā)明提供的模數(shù)轉換器，其數(shù)模轉換器、比較器、順序脈沖產(chǎn)生器、異步逐次逼近寄存器、比較時鐘產(chǎn)生器構成了一個閉環(huán)反饋系統(tǒng)：順序脈沖產(chǎn)生器將比較器的比較結果轉換成第一控制信號，根據(jù)采樣時鐘信號和第一控制信號產(chǎn)生n位第一輸出信號；第一輸出信號觸發(fā)異步逐次逼近寄存器產(chǎn)生作為最終結果輸出的第二輸出信號；比較時鐘產(chǎn)生器將采樣時鐘信號、第一控制信號和最低位的第一輸出信號進行或運算后產(chǎn)生比較時鐘信號，根據(jù)比較時鐘信號控制比較器的工作狀態(tài)。由于比較器所用時鐘由比較時鐘產(chǎn)生器產(chǎn)生，不需要模數(shù)轉換器外部電路提供一個恒定周期的外部比較時鐘，使得整個模數(shù)轉換器的工作速度得到了提高；

進一步地，異步逐次逼近寄存器中的第二延時單元延遲了第一輸出信號，保證第二觸發(fā)器輸出穩(wěn)定之后再生成第二控制信號，避免了生成的第二控制信號出現(xiàn)錯誤的高電平毛刺，進而避免了數(shù)模轉換器出現(xiàn)不必要的切換而影響數(shù)模轉換器的輸出。

附圖說明

此處所說明的附圖用來提供對本發(fā)明的進一步理解，構成本申請的一部分，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，并不構成對本發(fā)明的不當限定。在附圖中：

圖1為傳統(tǒng)的逐次逼近型模數(shù)轉換器的結構示意圖；

圖2為本發(fā)明實施例的模數(shù)轉換器的模塊框圖；

圖3為本發(fā)明實施例的模數(shù)轉換器的連接結構示意圖；

圖4為本發(fā)明實施例的數(shù)模轉換器的結構示意圖；

圖5為本發(fā)明實施例的比較器的結構示意圖；

圖6為本發(fā)明實施例的順序脈沖產(chǎn)生器的結構示意圖；

圖7為本發(fā)明實施例的異步逐次逼近寄存器的結構示意圖；

圖8為本發(fā)明實施例的比較時鐘產(chǎn)生器的結構示意圖；

圖9為沒有第二延時單元時的第一輸出信號、第二輸出信號以及第二控制信號的時序示意圖；

圖10為本發(fā)明實施例的第一輸出信號、第二輸出信號以及第二控制信號的時序示意圖。

具體實施方式

為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚明白，下文中將結合附圖對本發(fā)明的實施例進行詳細說明。需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互任意組合。

參照圖2，本發(fā)明實施例提供了一種模數(shù)轉換器，包括數(shù)模轉換器1、比較器2、順序脈沖產(chǎn)生器3、異步逐次逼近寄存器4和比較時鐘產(chǎn)生器5，其中，

數(shù)模轉換器1，用于根據(jù)采樣時鐘信號獲取輸入信號，并將輸入信號的電壓輸出至比較器2；

比較器2，用于根據(jù)比較時鐘產(chǎn)生器5輸出的比較時鐘信號，比較輸入信號的電壓，產(chǎn)生比較結果，并將比較結果輸出至順序脈沖產(chǎn)生器3和異步逐次逼近寄存器4；

順序脈沖產(chǎn)生器3，用于根據(jù)比較器2的比較結果生成第一控制信號，根據(jù)采樣時鐘信號和第一控制信號產(chǎn)生n位第一輸出信號，n為模數(shù)轉換器的位數(shù)，將n位第一輸出信號輸出至異步逐次逼近寄存器4，將第一控制信號和最低位的第一輸出信號輸出至比較時鐘產(chǎn)生器5；

異步逐次逼近寄存器4，用于根據(jù)比較器2的比較結果與順序脈沖產(chǎn)生器3的第一輸出信號，產(chǎn)生n位第二輸出信號，并將其作為最終結果鎖存輸出；

比較時鐘產(chǎn)生器5，用于將所述采樣時鐘信號、第一控制信號和最低位的第一輸出信號進行或運算后產(chǎn)生比較時鐘信號，并將所述比較時鐘信號輸出至比較器的時鐘輸入端。

進一步地，所述輸入信號包括第一輸入信號vinp和第二輸入信號vinn；所述比較結果包括第一比較結果voutp與第二比較結果voutn。

該裝置的具體連接結構示意圖如圖3所示。具體地，參照圖3和圖4，數(shù)模轉換器1包括第一采樣開關s1、第一電容陣列dac_p、第二采樣開關s2和第二電容陣列dac_n，第一電容陣列dac_p的上極板連接第一采樣開關s1的一端，第一采樣開關s1的另一端連接第一輸入信號vinp；第二電容陣列dac_n的上極板連接第二采樣開關s2的一端，第二采樣開關s2的另一端連接第二輸入信號vinn。數(shù)模轉換器1根據(jù)采樣時鐘信號clk導通第一采樣開關s1和第二采樣開關s2，且當?shù)谝徊蓸娱_關s1和第二采樣開關s2導通時，獲取第一輸入信號vinp和第二輸入信號vinn，根據(jù)第二控制信號設置第一電容陣列dac_p和第二電容陣列dac_n的下極板電壓，將第一電容陣列dac_p和第二電容陣列dac_n的上極板電壓輸出至比較器2。

進一步地，第一電容陣列dac_p包括n位第一電容c1至cn，第一電容陣列dac_p的第一位至第(n-1)位第一電容c1至c(n-1)的下極板，分別通過第一開關陣列的(n-1)個第一開關s1p至s(n-1)p接地vss或接參考電壓vref，第i(i為[1，n-1]中的自然數(shù))個第一開關s(i)p的控制端分別與異步逐次逼近寄存器的第一控制信號dac_ctrlp<i>相連，第一電容陣列的第n位第一電容cn的下極板恒接地；第二電容陣列dac_n包括n位第二電容c′1至c′n，第二電容陣列dac_n的第一位至第(n-1)位第二電容c′1至c′(n-1)的下極板，分別通過第二開關陣列的(n-1)個第二開關s1n至s(n-1)n接地vss或接參考電壓vref，第i(i為[1，n-1]中的自然數(shù))個第二開關s(i)n的控制端分別與異步逐次逼近寄存器的第二控制信號dac_ctrln<i>相連，第二電容陣列的第n位第二電容c′n的下極板恒接地。

具體地，第一開關陣列的(n-1)個第一開關s1p至s(n-1)p和第二開關陣列的(n-1)個第二開關s1n至s(n-1)n均為反相器。

具體地，第一電容陣列的第i個第一電容和第二電容陣列的第i個第二電容取值均為ci＝2^n-i-1c0，c′i＝2^n-i-1c0，i為1至(n-1)中的自然數(shù)，第一電容陣列和第二電容陣列中的第n個第一電容cn和第二電容c′n取值均為c0。

當采樣時鐘信號clk為高電平時，導通第一采樣開關s1和第二采樣開關s2，數(shù)模轉換器1采集第一輸入信號vinp與第二輸入信號vinn的電壓，當采樣時鐘信號clk為低電平時，斷開第一采樣開關s1和第二采樣開關s2，根據(jù)第一輸入信號vinp、第二輸入信號vinn以及第二控制信號dac_ctrlp<i>和dac_ctrln<i>(i為[1，n-1]中的自然數(shù))，得到第一上極板電壓vp和第二上極板電壓vn，并分別將第一上極板電壓vp和第二上極板電壓vn輸出至比較器2的兩個輸入端v+與v-。

參照圖3和圖5，比較器2包括電壓比較器，電壓比較器的正向輸入端接第一電容陣列dac_p的輸出端，電壓比較器的負向輸入端接第二電容陣列dac_n的輸出端，電壓比較器的時鐘輸入端接比較時鐘產(chǎn)生器5的輸出端。比較器2比較第一電容陣列dac_p和第二電容陣列dac_n的上極板電壓vp與vn，生成相應的第一比較結果voutp與第二比較結果voutn。當電壓比較器的時鐘輸入端接收的比較時鐘信號clk_comp為高電平時，比較器2處于復位狀態(tài)，比較器2的第一比較結果voutp和第二比較結果voutn均為高電平；當電壓比較器的時鐘輸入端接收的比較時鐘信號clk_comp為低電平時，比較器2比較兩個輸入信號vp與vn的電壓值大小，生成第一比較結果voutp和第二比較結果voutn，并將第一比較結果voutp和第二比較結果voutn輸出至順序脈沖產(chǎn)生器3和異步逐次逼近寄存器4。

進一步地，比較器2還包括鎖存器，鎖存器與電壓比較器的輸出端相連，用于鎖存電壓比較器的第一比較結果voutp和第二比較結果voutn。

參照圖3和圖6，順序脈沖產(chǎn)生器3，包括一個與非門、一個反相器inv和n個第一d觸發(fā)器dff1，與非門的兩個輸入端與比較器2的第一比較結果voutp和第二比較結果voutn相連接，與非門的輸出端輸出第一控制信號valid，第一控制信號valid連接每個第一d觸發(fā)器dff1的時鐘端，采樣時鐘信號clk經(jīng)過所述反相器inv后接每個第一d觸發(fā)器dff1的復位端；其中，第一個d觸發(fā)器dff1的輸入端d連接電源vdd，每個第一d觸發(fā)器dff1的輸出端q依次連接下一個第一d觸發(fā)器dff1的輸入端d，且第一個至第n個第一d觸發(fā)器dff1的輸出端q依次輸出第一輸出信號clk1至clkn。順序脈沖產(chǎn)生器3根據(jù)比較器2的第一比較結果voutp和第二比較結果voutn，生成第一控制信號valid，根據(jù)采樣時鐘信號clk和第一控制信號valid產(chǎn)生多個第一輸出信號clk1至clkn，并控制第一輸出信號clk1至clkn的電平從高位到低位依次由低電平變?yōu)楦唠娖健?/p>

當采樣時鐘信號clk為高電平時，比較時鐘信號clk_comp也為高電平(原理見比較時鐘產(chǎn)生器部分)，比較器2處于復位狀態(tài)，比較器2的輸出值voutp與voutn均為高電平，通過與非門輸出低電平的第一控制信號valid，此時所有的第一d觸發(fā)器dff1被復位，順序脈沖產(chǎn)生器3的第一輸出信號clk1至clkn均為低電平；當采樣時鐘信號clk為低電平時，比較時鐘信號clk_comp也為低電平(原理見比較時鐘產(chǎn)生器)，比較器2比較兩個輸入信號vp與vn的電壓值大小，生成第一比較結果voutp和第二比較結果voutn，由于第一比較結果voutp和第二比較結果voutn中一個為高電平、一個為低電平，通過與非門運算后輸出高電平的第一控制信號valid，根據(jù)第一控制信號valid為上升沿脈沖信號的觸發(fā)，第一輸出信號clk1至clkn從高位到低位(即從左至右)依次觸發(fā)，使多個第一輸出信號clk1至clkn依次由低電平變?yōu)楦唠娖健?/p>

參照圖3和圖7，異步逐次逼近寄存器4包括2*n個第二d觸發(fā)器dff2、2(n-1)個第二延時單元delay2、2(n-1)個與門，其中，第一個至第n個第二d觸發(fā)器dff2的時鐘輸入端一一對應連接第一輸出信號clk1至第一輸出信號clkn，電壓比較器2的第一比較結果voutp連接第一個至第n個第二d觸發(fā)器dff2的輸入端d，第一個至第n個第二d觸發(fā)器dff2的輸出端q依次對應第二輸出信號d1至dn，第一個至第(n-1)個第二延時單元delay2的輸入端依次連接第一輸出信號clk1至第一輸出信號clk(n-1)，第一個至第(n-1)個與門的一輸入端依次連接第一個至第(n-1)個第二延時單元delay2的輸出端，第一個至第(n-1)個與門的另一輸入端依次連接第二輸出信號d1至d(n-1)，第一個至第(n-1)個與門的輸出端依次輸出第二控制信號dac_ctrlp1至dac_ctrlp(n-1)；所述第二控制信號dac_ctrlp1至dac_ctrlp(n-1)為第一開關陣列的(n-1)個第一開關的控制信號；

第(n+1)個至第2*n個第二d觸發(fā)器dff2的時鐘輸入端一一對應連接第一輸出信號clk1至第一輸出信號clkn，電壓比較器2的第二比較結果voutn連接第(n+1)個至第2*n個第二d觸發(fā)器dff2的輸入端d，第(n+1)個至第2*n個第二d觸發(fā)器dff2的輸出端q依次對應第二輸出信號d1b至第二輸出信號dnb，第n個至第2*(n-1)個第二延時單元delay2的輸入端依次連接第一輸出信號clk1至第一輸出信號clk(n-1)，第n個至第2*(n-1)個與門的一輸入端依次連接第n個至第2*(n-1)個第二延時單元delay2的輸出端，第n個至第2*(n-1)個與門的另一輸入端依次連接第二輸出信號d1b至d(n-1)b，第n個至第2*(n-1)個與門的輸出端依次輸出第二控制信號dac_ctrln1至dac_ctrln(n-1)；所述第二控制信號dac_ctrln1至dac_ctrln(n-1)為第二開關陣列的(n-1)個第二開關控制信號。

當?shù)谝豢刂菩盘杤alid為上升沿脈沖信號時，根據(jù)第一比較結果voutp、第二比較結果voutn與第一輸出信號clk1至clkn共同觸發(fā)，異步逐次逼近寄存器4產(chǎn)生多個第二輸出信號d1至dn、d1b至dnb以及多個第二控制信號dac_ctrlp1至dac_ctrlp(n-1)、dac_ctrln1至dac_ctrln(n-1)，并根據(jù)第一輸出信號clk1至clkn中的上升沿脈沖依次鎖存被觸發(fā)的第二輸出信號d1至dn，將第二控制信號dac_ctrlp1至dac_ctrlp(n-1)、dac_ctrln1至dac_ctrln(n-1)輸出到所述數(shù)模轉換器1，根據(jù)第二控制信號dac_ctrlp1至dac_ctrlp(n-1)、dac_ctrln1至dac_ctrln(n-1)調(diào)節(jié)數(shù)模轉換器1的兩個輸出電壓大小。

參照圖3和圖8，比較時鐘產(chǎn)生器5包括一個或門、一個第一延時單元delay1，其中，或門包含第一輸入端至第三輸入端，采樣時鐘信號clk連接或門的第一輸入端，第一控制信號valid連接或門的第二輸入端，最低位的第一輸出信號clkn連接或門的第三輸入端，或門的輸出端連接第一延時單元delay1的輸入端，第一延時單元delay1的輸出端產(chǎn)生比較時鐘信號clk_comp，比較時鐘信號clk_comp連接比較器的時鐘輸入端。比較時鐘產(chǎn)生器5將所述采樣時鐘信號clk、第一控制信號valid和最低位的第一輸出信號clkn進行或運算后產(chǎn)生比較時鐘信號clk_comp，根據(jù)比較時鐘信號clk_comp控制比較器2是否處于工作狀態(tài)。

本發(fā)明模數(shù)轉換器的轉換過程如下：

采集階段：當采樣時鐘信號clk為高電平時，第一采樣開關s1和第二采樣開關s2導通，數(shù)模轉換器1中第一電容陣列dac_p的上極板獲取第一輸入信號vinp，且生成比較器v+輸入端電壓vp，即vp＝vinp，數(shù)模轉換器1中的第二電容陣列dac_n的上極板獲取第二輸入信號vinn，且生成比較器v-輸入端電壓vn，即vn＝vinn，此時，數(shù)模轉換器1的第一電容陣列和第二電容陣列的下極板都接參考電壓vref。

此時，由于采樣時鐘信號clk為高電平，比較時鐘產(chǎn)生器輸出的比較時鐘信號clk_comp為高電平，比較器2處于復位狀態(tài)，比較器2的輸出值voutp與voutn均為高電平，因此，比較器的輸出值voutp與voutn經(jīng)過與非運算后輸出的第一控制信號valid為低電平；且采樣時鐘信號clk為高電平時，順序脈沖產(chǎn)生器3中的n個第一d觸發(fā)器dff1被復位，所有第一d觸發(fā)器dff1的輸出端輸出的第一輸出信號clk1至clkn均為低電平。本發(fā)明的第二d觸發(fā)器dff2復位端沒有輸入信號，第二d觸發(fā)器dff2一直鎖存第二輸出信號d1-dn、d1b-dnb，直到下一次模數(shù)轉換器adc進行模數(shù)轉換后刷新數(shù)據(jù)。

比較階段：當采樣時鐘信號clk為低電平時，第一采樣開關s1和第二采樣開關s2斷開，第一電容陣列dac_p和第二電容陣列dac_n保持第一采樣開關s1和第二采樣開關s2斷開前一刻的輸入信號vinp和vinn的電壓不變，此時第一輸出信號clkn仍然為低電平，第一控制信號valid也為低電平，因此，采樣時鐘信號clk、第一控制信號valid、第一輸出信號clkn經(jīng)過或門和延遲電路delay1后，使得比較器2的比較時鐘信號clk_comp也變?yōu)榈碗娖?。此時，比較器2開始第一次比較，比較第一電容陣列dac_p和第二電容陣列dac_n上極板上的電壓vp和vn，并輸出第一比較結果voutp和第二比較結果voutn，第一比較結果voutp和第二比較結果voutn經(jīng)過與非門運算后輸出第一控制信號valid，此時第一控制信號valid由低電平變?yōu)楦唠娖?，即產(chǎn)生上升沿脈沖信號。

當?shù)谝豢刂菩盘杤alid為上升沿脈沖時，觸發(fā)順序脈沖產(chǎn)生器3的第一d觸發(fā)器dff1，使得第一輸出信號clk1由低電平變?yōu)楦唠娖?，即產(chǎn)生上升沿脈沖信號，而第一輸出信號clk2至clkn仍然保持低電平不變。

當?shù)谝惠敵鲂盘朿lk1為上升沿脈沖時，觸發(fā)異步逐次逼近寄存器4中的第一個和第(n+1)個第二d觸發(fā)器dff2，第一個第二d觸發(fā)器dff2的輸出端輸出第二輸出信號d1，此時，第二輸出信號d1即為比較器2的第一比較結果voutp，第(n+1)個第二d觸發(fā)器dff2的輸出端輸出第二輸出信號d1b，此時，第二輸出信號d1b即為比較器2的第二比較結果voutn；同時，上升沿的第一輸出信號clk1經(jīng)過延遲電路delay2后，分別與第二輸出信號d1、第二輸出信號d1b共同輸入到與門，輸出第二控制信號dac_ctrlp1和dac_ctrln1，第二控制信號dac_ctrlp1和dac_ctrln1分別輸入到數(shù)模轉換器1的第一電容陣列和第二電容陣列，調(diào)節(jié)第一電容陣列和第二電容陣列的下極板電壓(具體地，高電壓端所對應的第一個電容c1(或c′1)的下極板電壓接地，低電壓端所對應的第一個電容c1(或c′1)的下極板電壓不變，仍然接vref)，從而改變數(shù)模轉換器1中的第一電容陣列和第二電容陣列的上極板電壓。

異步逐次逼近寄存器4根據(jù)第一輸出信號clk1至clkn觸發(fā)第二d觸發(fā)器dff2，進而鎖存比較器2的第一比較結果voutp和第二比較結果voutn，從而依次得到第二輸出信號d1-dn、d1b-dnb，第二輸出信號d1-dn、d1b-dnb保持不變直到下一次模數(shù)轉換器adc進行模數(shù)轉換后刷新數(shù)據(jù)。由于在每次模數(shù)轉換器開始模數(shù)轉換之前，第一電容陣列和第二電容陣列的下極板都接參考電壓vref，因此第二控制信號dac_ctrlp1至dac_ctrlp(n-1)和dac_ctrln1至dac_ctrln(n-1)在每次模數(shù)轉換器采樣時，都需要重置為0，從而為模數(shù)轉換器的模數(shù)轉換做好準備；但是第二輸出信號d1-dn、d1b-dnb在每次模數(shù)轉換后不需要復位為0，因此，將clk<i>和d<i>經(jīng)過一個與門運算，得到第二控制信號dac_ctrlp<i>，將clk<i>和d<i>b經(jīng)過一個與門運算，得到第二控制信號dac_ctrln<i>，當模數(shù)轉換器adc開始采樣時(也就是采樣時鐘信號clk為高電平時)，所有第一d觸發(fā)器dff1的輸出端輸出的第一輸出信號clk1至clkn均為低電平，所以不論d<i>和d<i>b的值是什么，第二控制信號dac_ctrlp<i>和dac_ctrln<i>的值恒定為0。

參考圖9，以第二控制信號dac_ctrlp1為例，當?shù)谝惠敵鲂盘朿lk1為上升沿脈沖時，觸發(fā)異步逐次逼近寄存器4中的第一個第二d觸發(fā)器dff2，使得第一個第二d觸發(fā)器dff2的輸出端d1輸出電平為比較器的第一比較結果voutp，假設在第一輸出信號clk1上升沿脈沖到來之前，第一個第二d觸發(fā)器dff2鎖存的上一次的輸出信號d1為高電平，且clk1上升沿脈沖觸發(fā)dff2之后dff2鎖存的此次的輸出信號d1為低電平，在實際應用中，由于第二d觸發(fā)器dff2自身存在電路延時td1(即從第一輸出信號clk1觸發(fā)到輸出d1的響應時間)，如圖9所示，第二輸出信號d1的響應滯后于第一輸出信號clk1，從而導致第二控制信號dac_ctrlp1出現(xiàn)錯誤的高電平毛刺；本發(fā)明通過加入延遲電路delay2，對第一輸出信號clk1進行延時td2時間，如圖10所示，保證所述第二d觸發(fā)器dff2輸出穩(wěn)定之后再驅動與門，避免了第二控制信號dac_ctrlp1出現(xiàn)錯誤的高電平毛刺，從而避免數(shù)模轉換器1的電容陣列下極板電壓出現(xiàn)錯誤的切換。

當?shù)谝豢刂菩盘杤alid為上升沿脈沖時，經(jīng)過比較時鐘產(chǎn)生器5里面的三輸入或門和第一延時單元delay1之后，比較時鐘信號clk_comp也為高電平，這就會讓比較器2進入復位狀態(tài)，此時比較器2輸出第一比較結果voutp和第二比較結果voutn均為高電平，促使第一控制信號valid由高電平變?yōu)榈碗娖?，由于比較時鐘產(chǎn)生器5中的第一延時單元delay1的延時作用，比較器2不會直接進入比較狀態(tài)，避免了在數(shù)模轉換器1中的電容陣列的上極板上的電壓還沒有根據(jù)第二控制信號dac_ctrlp<i>和dac_ctrln<i>調(diào)整完畢，比較器2就開始比較的情形。由于此時采樣時鐘信號clk為低電平、最低位的第一輸出信號clkn也為低電平，延遲模塊delay1的輸出也為低電平，即比較時鐘信號clk_comp為低電平，比較器就進入了下一次比較，依次循環(huán)，直到最低位比較完輸出。

在第k(k為1至n-1之間的自然數(shù))次比較后，第一電容陣列和第二電容陣列的上極板電壓vp和vn分成以下兩種情況：

如果vp>vn，輸出d<k>為1，開關切換后vp和vn的電壓分別為

vn[k+1]＝vn[k]

如果vp<vn，輸出d<k>為0，開關切換后vp和vn的電壓分別為

vp[k+1]＝vp[k]

直到最低位的第一輸出信號clkn為上升沿脈沖時，此時高電平的clkn經(jīng)過比較時鐘產(chǎn)生器5的或門和第一延時單元delay1，產(chǎn)生高電平的比較時鐘信號clk_comp，使得比較器進入復位狀態(tài)，且一直保持復位狀態(tài)直到下一次采樣周期開始，即采樣信號clk由低電平變?yōu)楦唠娖?，這時第一輸出信號clk1至clkn被復位為低電平。

本發(fā)明提供的模數(shù)轉換器，其數(shù)模轉換器、比較器、順序脈沖產(chǎn)生器、異步逐次逼近寄存器、比較時鐘產(chǎn)生器構成了一個閉環(huán)反饋系統(tǒng)，比較器所用時鐘由比較時鐘產(chǎn)生器產(chǎn)生，不需要模數(shù)轉換器外部電路提供一個恒定周期的外部比較時鐘。當比較器開始第一次比較時，順序脈沖產(chǎn)生器將比較器的比較結果轉換成第一控制信號，根據(jù)上升沿的第一控制信號觸發(fā)第一d觸發(fā)器dff1的第一輸出信號由低電平變成高電平，上升沿的第一輸出信號觸發(fā)異步逐次逼近寄存器中的第二d觸發(fā)器dff2，根據(jù)第二d觸發(fā)器dff2的輸入端d在其輸出端q輸出比較器的比較結果并鎖存；當比較器復位后，脈沖產(chǎn)生器和異步逐次逼近寄存器的輸出值保持不變，直到比較器開始下一次比較，再次產(chǎn)生上升沿脈沖的第一控制信號，依次循環(huán)。本發(fā)明的閉環(huán)反饋系統(tǒng)使得比較器、異步逐次逼近寄存器以及數(shù)模轉換器的調(diào)整不需要外部固定的時鐘信號來驅動，使得整個模數(shù)轉換器的工作速度得到了提高；

進一步地，異步逐次逼近寄存器中的第二延時單元delay2延遲了第一輸出信號，保證第二d觸發(fā)器dff2輸出穩(wěn)定之后再生成第二控制信號，避免了生成的第二控制信號出現(xiàn)錯誤的高電平毛刺，進而避免數(shù)模轉換器出現(xiàn)不必要的切換而影響數(shù)模轉換器的輸出。

本領域普通技術人員可以理解上述方法中的全部或部分步驟可通過程序來指令相關硬件完成，所述程序可以存儲于計算機可讀存儲介質(zhì)中，如只讀存儲器、磁盤或光盤等。可選地，上述實施例的全部或部分步驟也可以使用一個或多個集成電路來實現(xiàn)，相應地，上述實施例中的各模塊/單元可以采用硬件的形式實現(xiàn)，也可以采用軟件功能模塊的形式實現(xiàn)。本發(fā)明不限制于任何特定形式的硬件和軟件的結合。

以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領域的技術人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內(nèi)。