本發(fā)明屬于衛(wèi)星通信同步電路技術(shù)領(lǐng)域，具體涉及一種基于雙環(huán)頻率綜合的正交調(diào)制器輸出dac同步電路，可以用于高可靠星載gmsk調(diào)制器，也可用于其他星載模擬正交調(diào)制器的i、q路dac數(shù)據(jù)同步。

背景技術(shù)：

隨著衛(wèi)星技術(shù)的發(fā)展，星載調(diào)制器的調(diào)制方式須滿足帶外輻射小、頻帶利用率高且可靠性高的需求。gmsk調(diào)制是一種典型的恒包絡(luò)數(shù)字調(diào)制技術(shù)，具有帶外輻射小、頻帶利用率及適合非線性信道傳輸?shù)奶攸c(diǎn)。因此，星載調(diào)制器采取gmsk調(diào)制方式。gmsk調(diào)制器是正交調(diào)制器，對(duì)于正交調(diào)制器而言，基帶數(shù)據(jù)dac的i/q同步是影響調(diào)制器性能的關(guān)鍵，i/q基帶dac數(shù)據(jù)同步直接影響星載調(diào)制器的高低溫下頻譜性能、旁瓣抑制等指標(biāo)甚至影響解調(diào)性能。

如圖1所示，現(xiàn)有的gmsk調(diào)制器包括數(shù)字信號(hào)基帶成形處理fpga，用于對(duì)i路和q路數(shù)字信號(hào)進(jìn)行基帶成形處理；成形后的i路和q路信號(hào)通過高速dac完成數(shù)模轉(zhuǎn)換；高速dac輸出的模擬信號(hào)(i+、i-和q+、q-)經(jīng)過電平轉(zhuǎn)換進(jìn)行微波調(diào)制，形成微波調(diào)制射頻信號(hào)。

如圖2所示，上述電路中具體的i路dac和q路dac時(shí)鐘方案為：i路和q路的采樣時(shí)鐘由一個(gè)頻率綜合器產(chǎn)生，時(shí)鐘經(jīng)過差分變換后同時(shí)送入i路和q路dac，作為dac的數(shù)據(jù)采樣鐘。由于i路dac和q路dac內(nèi)部獨(dú)立的分頻器，兩片dac內(nèi)部分頻電路獨(dú)立存在，起始分頻時(shí)間不能完全保證一致，因此，雖然兩片dac輸入時(shí)鐘為同一時(shí)鐘源輸出的同頻同相信號(hào)，但2分頻后可能出現(xiàn)180度相差，4分頻后就會(huì)出現(xiàn)4種可能的相差，而電路設(shè)計(jì)中兩片dac的輸入數(shù)據(jù)均由第一片dac的4分頻時(shí)鐘產(chǎn)生，圖5和圖6分別為dac輸出的4分頻鐘和數(shù)據(jù)的時(shí)序和dac內(nèi)部鎖相環(huán)功能時(shí)序，按照芯片手冊(cè)的時(shí)序說明，當(dāng)4分頻時(shí)鐘對(duì)齊時(shí)，dac采樣鐘剛好對(duì)準(zhǔn)數(shù)據(jù)中央，如果相位出現(xiàn)不一致則q路數(shù)據(jù)可能會(huì)采樣臨界，導(dǎo)致兩路dac輸出數(shù)據(jù)不同步，進(jìn)而導(dǎo)致調(diào)制器頻譜出現(xiàn)雜散頻譜。

技術(shù)實(shí)現(xiàn)要素：
：

本發(fā)明解決的技術(shù)問題是：克服現(xiàn)有星載高可靠調(diào)制器實(shí)現(xiàn)過程中的由于高速dac輸出數(shù)據(jù)不同步帶來的頻譜雜散問題，提供一種基于雙環(huán)頻率綜合的正交調(diào)制器輸出dac同步電路。

本發(fā)明的技術(shù)解決方案是：一種基于雙環(huán)頻率綜合的正交調(diào)制器輸出dac同步電路，該電路包括i路頻率綜合器、q路頻率綜合器、i路dac、q路dac和可變延時(shí)模塊，其中：

i路頻率綜合器，用于產(chǎn)生i路dac所需的采樣時(shí)鐘，將該采樣時(shí)鐘輸出至i路dac，所述i路dac采樣時(shí)鐘頻率記為fs；

i路dac，根據(jù)i路dac采樣時(shí)鐘fs對(duì)正交調(diào)制器輸出的i路數(shù)字信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換，得到i路模擬信號(hào)，對(duì)i路dac采樣時(shí)鐘進(jìn)行分頻處理，得到頻率為的i路分頻時(shí)鐘，將i路分頻時(shí)鐘分成兩路，一路發(fā)送至正交調(diào)制器的i路、q路時(shí)鐘輸入端，使正交調(diào)制器i路、q路數(shù)據(jù)按照i路分頻時(shí)鐘同步處理和輸出，另一路發(fā)送至可變延時(shí)模塊，所述n≥2；

可變延時(shí)模塊，將i路分頻時(shí)鐘進(jìn)行相位延遲后，輸出給q路頻率綜合器；

q路頻率綜合器，以i路分頻時(shí)鐘作為參考信號(hào)，將其與q路dac輸出的q路分頻時(shí)鐘進(jìn)行鑒相、低通濾波和n倍頻，產(chǎn)生q路dac采樣時(shí)鐘，輸出至q路dac，所述q路dac采樣時(shí)鐘的頻率與i路dac采樣時(shí)鐘的頻率相同；

q路dac，根據(jù)q路dac采樣時(shí)鐘對(duì)q路數(shù)字信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換，得到q路模擬信號(hào)，對(duì)q路dac采樣時(shí)鐘進(jìn)行分頻處理，得到頻率為的q路分頻時(shí)鐘，將分頻后的時(shí)鐘發(fā)送至q路頻率綜合器。

所述i路dac和q路dac輸出i路分頻時(shí)鐘和q路分頻時(shí)鐘分別反饋至i路dac和q路dac，作為i路dac和q路內(nèi)部鑒相器的參考輸入，與i路dac和q路dac的分頻時(shí)鐘鑒相、濾波輸出。

所述相位延遲可以通過外部設(shè)置為其中，以保證i路dac和q路dac輸出的分頻時(shí)鐘同相。

i路dac和q路dac為ti公司的dac5670sp。

所述i路dac時(shí)鐘信號(hào)為差分信號(hào)。

本發(fā)明與現(xiàn)有技術(shù)相比的有益效果是：

(1)、本發(fā)明采用了雙環(huán)頻率綜合器產(chǎn)生i路和q路dac采樣時(shí)鐘，其中i路時(shí)鐘由一個(gè)獨(dú)立的頻率綜合器產(chǎn)生，同時(shí)以i路dac分頻的時(shí)鐘作為參考，與q路分頻的時(shí)鐘進(jìn)行鑒相，產(chǎn)生q路dac所需的采樣時(shí)鐘，解決了兩路高速dac的輸出數(shù)據(jù)信號(hào)不同步的問題；

(2)、本發(fā)明采用將i路分頻時(shí)鐘同時(shí)發(fā)送至正交調(diào)制器的i路、q路時(shí)鐘輸入端，用作正交調(diào)制器數(shù)字基帶成形的處理時(shí)鐘，保證了調(diào)制器i路、q路數(shù)據(jù)輸出完全同步；

(3)、本發(fā)明采用可變延時(shí)模塊調(diào)節(jié)i路dac輸出的4分頻鐘(dlyclk)和q路dac輸出的4分頻鐘(dlyclk)的相位差，實(shí)現(xiàn)了i路dac和q路dac輸出的分頻時(shí)鐘同相，保證了dac輸出數(shù)據(jù)采樣正確；

(4)、本發(fā)明i路dac時(shí)鐘信號(hào)為差分信號(hào)，抗干擾能力強(qiáng)；

(5)、本發(fā)明實(shí)現(xiàn)簡單，設(shè)計(jì)一致性好，易于調(diào)試，同批次投產(chǎn)多臺(tái)產(chǎn)品，均一次成功；

(6)、本發(fā)明雙環(huán)頻率綜合的同步電路可擴(kuò)展性強(qiáng)，易于擴(kuò)展，同步原理適用于多個(gè)dac同步的電路。

附圖說明

圖1為gmsk調(diào)制實(shí)現(xiàn)原理圖；

圖2為傳統(tǒng)i路和q路dac同步電路；

圖3為頻率綜合器電路；

圖4為dac內(nèi)部功能框圖；

圖5為dac輸出的4分頻鐘和數(shù)據(jù)的時(shí)序；

圖6為dac內(nèi)部鎖相環(huán)功能時(shí)序；

圖7為本發(fā)明實(shí)施例雙環(huán)頻率綜合dac同步電路；

圖8為本發(fā)明實(shí)施例多環(huán)多頻率綜合器同步電路。

具體實(shí)施方式

以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)說明。

考慮到衛(wèi)星在軌長期工作及其復(fù)雜的空間輻射環(huán)境，如圖1所示星載調(diào)制器選用actel公司對(duì)單粒子不敏感的反熔絲器件rtax250-cq352實(shí)現(xiàn)基帶數(shù)據(jù)gmsk調(diào)制器設(shè)計(jì)及其高斯濾波處理，提高數(shù)據(jù)處理的可靠性。數(shù)模轉(zhuǎn)換部分采用ti公司的兩片dac5670sp，配合fpga完成基帶成型處理。gmsk調(diào)制器設(shè)計(jì)的數(shù)字高斯濾波器為四倍采樣，采樣鐘速率為基帶數(shù)據(jù)速率的四倍，dac5670sp器件最高支持2.4ghz采樣，可以滿足大多調(diào)制器的使用要求。

為了獲得完全正交的兩路基帶數(shù)據(jù)，實(shí)現(xiàn)調(diào)制器良好的頻譜性能，本發(fā)明提出了一種基于雙環(huán)頻率綜合的正交調(diào)制器輸出dac同步電路，采用雙環(huán)頻率綜合器的同步電路為dac5670sp器件提供同步時(shí)鐘，使得輸出數(shù)據(jù)同步。

如圖7所示，本發(fā)明提供的一種基于雙環(huán)頻率綜合的正交調(diào)制器輸出dac同步電路包括i路頻率綜合器、q路頻率綜合器、i路dac、q路dac和可變延時(shí)模塊，其中：

i路頻率綜合器(頻率綜合器電路如圖3所示)，用于產(chǎn)生i路dac所需的采樣時(shí)鐘，將該采樣時(shí)鐘輸出至i路dac，所述i路dac采樣時(shí)鐘頻率記為fs；i路dac采樣時(shí)鐘經(jīng)過一個(gè)差分變換器后變換為差分信號(hào)，送入i路dac的時(shí)鐘差分輸入端(dacclk_p，dacclk_n)；

i路dac，根據(jù)i路dac采樣時(shí)鐘fs對(duì)正交調(diào)制器輸出的i路數(shù)字信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換，得到i路模擬信號(hào)。如圖4所示，i路dac數(shù)模變換時(shí)鐘經(jīng)過2分頻后，一路送入輸入ddr接收模塊寄存器實(shí)現(xiàn)ddr數(shù)據(jù)接收，一路再送入2分頻模塊實(shí)現(xiàn)時(shí)鐘4分頻處理，4分頻后的時(shí)鐘進(jìn)入i路dac內(nèi)部的鎖相環(huán)環(huán)路，與數(shù)據(jù)輸入的伴隨時(shí)鐘進(jìn)行鑒相處理，經(jīng)環(huán)路濾波器濾波后的延時(shí)因子輸入給dac內(nèi)部可變延時(shí)模塊，可變延時(shí)模塊根據(jù)延時(shí)因子的數(shù)據(jù)對(duì)4分頻鐘進(jìn)行延時(shí)處理，加入時(shí)延的時(shí)鐘通過輸出端口進(jìn)行輸出，延時(shí)后的4分頻鐘(即：i路分頻時(shí)鐘)一路送入fpga，作為fpga內(nèi)部正交調(diào)制器的主時(shí)鐘，fpga在4分頻鐘的節(jié)拍下，同時(shí)處理i路和q路基帶數(shù)據(jù)，對(duì)其進(jìn)行正交調(diào)制和基帶成型濾波處理，輸出同步的i路q路數(shù)字信號(hào)；另一路發(fā)送至可變延時(shí)模塊。

可變延時(shí)模塊，將i路分頻時(shí)鐘進(jìn)行相位延遲后，輸出給q路頻率綜合器；

q路頻率綜合器，以可變延時(shí)模塊輸出的i路分頻時(shí)鐘作為參考信號(hào)，將其與q路dac輸出的q路分頻時(shí)鐘進(jìn)行鑒相、低通濾波和4倍頻處理，產(chǎn)生q路dac采樣時(shí)鐘，將其輸出至q路dac，所述q路dac采樣時(shí)鐘的頻率與i路dac采樣時(shí)鐘的頻率相同，即：q路dac采樣時(shí)鐘的頻率為fs；q路鎖相頻率綜合器產(chǎn)生q路dac的采樣時(shí)鐘，經(jīng)過差分變換器變換為差分信號(hào)，輸入q路dac，由q路dac器件內(nèi)部完成數(shù)模變換、解復(fù)用去格式及接收ddr數(shù)據(jù)等功能。

q路dac，根據(jù)q路dac采樣時(shí)鐘對(duì)q路數(shù)字信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換，得到q路模擬信號(hào)，對(duì)q路dac采樣時(shí)鐘進(jìn)行分頻處理，得到頻率為的q路分頻時(shí)鐘，將分頻后的時(shí)鐘發(fā)送至q路頻率綜合器。

q路頻率綜合器的鑒相器輸入口時(shí)鐘參考信號(hào)(來自i路)和鑒相信號(hào)(來自q路)同頻但非同相?？勺冄訒r(shí)模塊的目的是為了使得兩個(gè)信號(hào)支路的相位時(shí)延可調(diào)，在具體的實(shí)現(xiàn)電路中，可變延時(shí)模塊對(duì)i支路分頻時(shí)鐘進(jìn)行延時(shí)，產(chǎn)生了4條延時(shí)支路，相比q支路，路徑延時(shí)分別為0t、1/4t、2/4t、3/4t(t為)，根據(jù)實(shí)際時(shí)延情況選擇合適相位延遲的路徑，實(shí)現(xiàn)了i路dac和q路dac輸出的分頻時(shí)鐘同相，保證了dac輸出數(shù)據(jù)采樣正確。

同步電路延時(shí)路徑選擇方法：使用示波器同時(shí)測(cè)試i路dac輸出的4分頻鐘(dlyclk)和q路dac輸出的4分頻鐘(dlyclk)的相位差，根據(jù)相位差選擇i路預(yù)留的4分頻鐘的延時(shí)路徑，盡量減小其相位差。

進(jìn)一步地，為了使得dac采樣時(shí)鐘與fpga處理后的數(shù)據(jù)的時(shí)鐘同步，所述i路dac和q路dac輸出i路分頻時(shí)鐘和q路分頻時(shí)鐘分別反饋至i路dac和q路dac，作為i路dac和q路內(nèi)部鑒相器的參考輸入，與i路dac和q路dac的內(nèi)部分頻時(shí)鐘鑒相、濾波輸出，產(chǎn)生dac內(nèi)部的延時(shí)模塊的延時(shí)因子，使得dac分頻時(shí)鐘延時(shí)輸出，最終dac分頻時(shí)鐘與fpga內(nèi)部正交調(diào)制器的主時(shí)鐘同步，防止異步時(shí)序造成的數(shù)據(jù)錯(cuò)采。

所述i路頻率綜合器和q路頻率綜合器包括時(shí)鐘參考、鑒相器、低通濾波器和vco。其中i路和q路頻率綜合器在結(jié)構(gòu)上是一致的，不同在于時(shí)鐘參考，i路的時(shí)鐘參考由用戶自己選擇定義，而q路的時(shí)鐘參考是由i路dac的分頻鐘提供。鑒相器是對(duì)時(shí)鐘參考信號(hào)和鑒相信號(hào)(i路鑒相信號(hào)為vco輸出時(shí)鐘的分頻信號(hào)，q路鑒相信號(hào)為q路dac輸出的分頻時(shí)鐘)進(jìn)行鑒相，鑒相輸出信號(hào)經(jīng)過低通濾波器濾波后輸出，作為vco的控制電壓，vco輸出需要的時(shí)鐘信號(hào)。

綜上所述，i路dac的采樣時(shí)鐘通過一個(gè)獨(dú)立的頻率綜合器產(chǎn)生，且通過dac內(nèi)部的延時(shí)可變因子調(diào)整時(shí)鐘相位關(guān)系，保證數(shù)據(jù)采樣的正確性；q路dac采樣通過外部的以i路dac的4分頻鐘為參考信號(hào)的頻率綜合器產(chǎn)生采樣時(shí)鐘，保證了q路的數(shù)據(jù)的正確性。

采用雙環(huán)的頻率綜合器可以實(shí)現(xiàn)兩片高速dac的數(shù)據(jù)同步，本發(fā)明同樣適用于多片dac的數(shù)據(jù)同步。圖8給出了本發(fā)明的擴(kuò)展方案，該方案中包括了多片高速dac，每個(gè)dac的采樣時(shí)鐘由獨(dú)立的頻率綜合器產(chǎn)生。3片及以上高速dac的同步，第一路的時(shí)鐘參考由用戶自己選擇定義，第二路和第三路的時(shí)鐘參考由第一路dac的分頻時(shí)鐘提供，具體實(shí)施方式與雙環(huán)兩片dac同步相同。

本發(fā)明實(shí)現(xiàn)簡單，設(shè)計(jì)一致性好，易于調(diào)試，同批次投產(chǎn)多臺(tái)產(chǎn)品，均一次成功。

以上所述，僅為本發(fā)明最佳的具體實(shí)施方式，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明記錄的技術(shù)范圍內(nèi)，可輕易想到的變化或者替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。

本發(fā)明說明書中未作詳細(xì)描述的內(nèi)容屬于本領(lǐng)域?qū)I(yè)技術(shù)人員的公知技術(shù)。