本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，具體涉及一種上電復(fù)位電路。

背景技術(shù)：

上電復(fù)位電路的作用在于：在電路上電期間產(chǎn)生復(fù)位信號對系統(tǒng)進(jìn)行復(fù)位，目前的上電復(fù)位電路大都結(jié)構(gòu)復(fù)雜，占用芯片面積大。

如公開號為cn101795129a的上電復(fù)位電路，其在電源電壓達(dá)到第一規(guī)定電壓時輸出復(fù)位信號，該上電復(fù)位電路包括：第一輸出電路，其具有第一pmos晶體管和第一電流源，且具有第一輸出電路反轉(zhuǎn)閾值電壓，對第一控制電路進(jìn)行控制；第二輸出電路，其具有第二pmos晶體管和第二電流源，且具有作為比所述第一輸出電路反轉(zhuǎn)閾值電壓低的第二輸出電路反轉(zhuǎn)閾值電壓的所述第一規(guī)定電壓。該第二輸出電路以如下方式進(jìn)行工作：當(dāng)所述電源電壓高于所述第一規(guī)定電壓時，輸出所述復(fù)位信號；第一源極跟隨電路，其被施加比所述第二輸出電路反轉(zhuǎn)閾值電壓低的基準(zhǔn)電壓，向所述第一控制電路的輸入端子輸出基于所述基準(zhǔn)電壓的電壓；第二源極跟隨電路，其被施加所述基準(zhǔn)電壓，向所述第一pmos晶體管和所述第二pmos晶體管的柵極輸出基于所述基準(zhǔn)電壓的電壓；所述第一控制電路，其具有第一電容，且以如下方式進(jìn)行工作：當(dāng)所述電源電壓高于所述第一輸出電路反轉(zhuǎn)閾值電壓時，開始對所述第一電容進(jìn)行充電，在經(jīng)過規(guī)定時間后，不輸出所述復(fù)位信號；以及第二控制電路，其具有第二電容，當(dāng)所述電源電壓低于第二規(guī)定電壓時，該第二控制電路將所述第二電容與所述第一pmos晶體管和所述第二pmos晶體管的柵極連接起來。

該上電復(fù)位電路具有第一輸出電路、第二輸出電路、第一源極跟隨電路、第二源極跟隨電路、第一控制電路、第二控制電路等實現(xiàn)電路的復(fù)位，結(jié)構(gòu)復(fù)雜，占用芯片面積大。

技術(shù)實現(xiàn)要素：

為解決現(xiàn)有上電復(fù)位電路需要對電源進(jìn)行比較復(fù)雜的檢測，然后輸出一個有效的復(fù)位信號，從而造成復(fù)位電路比較復(fù)雜，占用芯片面積大的技術(shù)問題，本發(fā)明提供了一種電路結(jié)構(gòu)簡單的上電復(fù)位電路。

一種上電復(fù)位電路，包括：第一pmos晶體管p1、第二pmos晶體管p2、第一nmos晶體管n1、電阻r1、電容c1以及反相器inv1；第一pmos晶體管p1的源極接電源，柵極和漏極相接并接到第二pmos晶體管p2的漏極以及電阻r1的一端；電阻r1的另一端接電容c1的一端以及第一nmos晶體管n1的柵極；電容c1的另一端接地；第二pmos晶體管p2的源極接電源，柵極接第一nmos晶體管n1的漏極以及反相器inv1的輸入；第一nmos晶體管n1的源極接地；反相器inv1的輸出為電路的輸出端out。上述方案提供的上電復(fù)位電路中，利用電源電壓與第一pmos晶體管和第一nmos晶體管閾值之和比較，產(chǎn)生電路的上電復(fù)位信號，大大簡化了上電復(fù)位電路，減小了芯片面積，從而降低了系統(tǒng)的成本。

附圖說明

圖1是本發(fā)明實施方式提供的上電復(fù)位電路結(jié)構(gòu)示意圖。

具體實施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明了，下面結(jié)合具體實施方式并參照附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。

為了解決現(xiàn)有上電復(fù)位電路結(jié)構(gòu)比較復(fù)雜，占用芯片面積大，成本高的技術(shù)問題，本發(fā)明提供了一種電路結(jié)構(gòu)簡單的上電復(fù)位電路。如圖1所示，包括：第一pmos晶體管p1、第二pmos晶體管p2、第一nmos晶體管n1、電阻r1、電容c1以及反相器inv1；第一pmos晶體管p1的源極接電源vdd，柵極和漏極相接并接到第二pmos晶體管p2的漏極以及電阻r1的一端；電阻r1的另一端接電容c1的一端以及第一nmos晶體管n1的柵極；電容c1的另一端接地；第二pmos晶體管p2的源極接電源vdd，柵極接第一nmos晶體管n1的漏極以及反相器inv1的輸入；第一nmos晶體管n1的源極接地；反相器inv1的輸出為電路的輸出端out。

本發(fā)明的上電復(fù)位電路中，當(dāng)電源電壓超過第一pmos晶體管p1的閾值電壓與第一nmos晶體管n1的閾值電壓之和時，第一nmos晶體管n1導(dǎo)通，輸出一個復(fù)位信號。

上述方案提供的上電復(fù)位電路中，利用電源電壓與第一pmos晶體管和第一nmos晶體管閾值之和比較，產(chǎn)生電路的上電復(fù)位信號，大大簡化了上電復(fù)位電路，減小了芯片面積，從而降低了系統(tǒng)的成本。

應(yīng)當(dāng)理解的是，本發(fā)明的上述具體實施方式僅僅用于示例性說明或解釋本發(fā)明的原理，而不構(gòu)成對本發(fā)明的限制。因此，在不偏離本發(fā)明的精神和范圍的情況下所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。此外，本發(fā)明所附權(quán)利要求旨在涵蓋落入所附權(quán)利要求范圍和邊界、或者這種范圍和邊界的等同形式內(nèi)的全部變化和修改例。

技術(shù)特征：

技術(shù)總結(jié)
本發(fā)明提供了一種上電復(fù)位電路，屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域。該電路包括：第一PMOS晶體管的源極接電源，柵極和漏極相接并接到第二PMOS晶體管的漏極以及電阻的一端；電阻的另一端接電容的一端以及第一NMOS晶體管的柵極；電容的另一端接地；第二PMOS晶體管的源極接電源，柵極接第一NMOS晶體管的漏極以及反相器的輸入；第一NMOS晶體管的源極接地；反相器的輸出為電路的輸出端。上述方案提供的上電復(fù)位電路中，利用電源電壓與第一PMOS晶體管和第一NMOS晶體管閾值之和比較，產(chǎn)生電路的上電復(fù)位信號，大大簡化了上電復(fù)位電路，減小了芯片面積，從而降低了系統(tǒng)的成本。

技術(shù)研發(fā)人員：不公告發(fā)明人
受保護(hù)的技術(shù)使用者：長沙方星騰電子科技有限公司
技術(shù)研發(fā)日：2017.05.30
技術(shù)公布日：2017.09.29