本發(fā)明涉抗輻射集成電路領(lǐng)域，更具體的是，涉及到一種基于三模冗余技術(shù)的抗單粒子瞬變(single-eventtransient，set)加固的高速環(huán)形壓控振蕩器(voltage-controlled-oscillator，vco)。

背景技術(shù)：

工作在輻射環(huán)境中的芯片，受到高能粒子轟擊會(huì)在芯片電路的結(jié)點(diǎn)電離出的“電子-空穴”，從而使得節(jié)點(diǎn)電壓或電流產(chǎn)生瞬時(shí)性波動(dòng)，導(dǎo)致電路產(chǎn)生錯(cuò)誤的輸出，產(chǎn)生set效應(yīng)。研究表明集成電路易于受到set的影響而導(dǎo)致各種失效。

環(huán)形vco主要用于倍頻、頻率綜合和時(shí)鐘產(chǎn)生等電路。處于時(shí)鐘系統(tǒng)穩(wěn)定工作狀態(tài)下的vco受到高能粒子轟擊時(shí)，可能導(dǎo)致其輸出產(chǎn)生相位和頻率偏差，甚至振蕩中止。

與本發(fā)明相關(guān)聯(lián)的技術(shù)記載于以下的文獻(xiàn)中：

中國(guó)專利cn101958713b，《一種基于三模冗余技術(shù)的set加固差分壓控振蕩器》提出三模冗余vco抗set加固技術(shù)。

圖1為基于常規(guī)差分vco直接采用三模冗余技術(shù)實(shí)現(xiàn)的vco結(jié)構(gòu)，它由第一差分vco，第二差分vco，第三差分vco和第一表決電路組成。其中，控制電壓連接第一差分vco、第二差分vco和第三差分vco的控制電壓輸入端vcont，第一差分vco的輸出out連接第一表決電路的輸入端a，第二差分vco的輸出out連接第一表決電路的輸入端b，第三差分vco的輸出out連接第一表決電路的輸入端c，第一表決電路的輸出z作為整體電路的輸出。

圖2所示為該發(fā)明技術(shù)由第一延遲環(huán)，第二延遲環(huán)，第三延遲環(huán)，第一表決電路和第二表決電路組成。其中第一延遲環(huán)和第一表決電路、第二表決電路組成第一環(huán)路，第二延遲環(huán)和第一表決電路、第二表決電路組成第二環(huán)路，第三延遲環(huán)和第一表決電路、第二表決電路組成第三環(huán)路。三個(gè)環(huán)路的輸入完全一樣，三個(gè)環(huán)路中延遲環(huán)的控制電壓端vcont均與控制電壓相連，第一延遲環(huán)、第二延遲環(huán)、第三延遲環(huán)的差分輸入in+均與第二表決電路的輸出z2相連，第一延遲環(huán)、第二延遲環(huán)、第三延遲環(huán)的差分輸入in-均與第一表決電路的輸出z1相連，第一延遲環(huán)的差分輸出out1+連接第一表決電路的輸入a1，第二延遲環(huán)的差分輸出out2+連接第一表決電路的輸入b1，第三延遲環(huán)的差分輸出out3+連接第一表決電路的輸入c1，第一延遲環(huán)的差分輸出out1-連接第二表決電路的輸入a2，第二延遲環(huán)的差分輸出out2-連接第二表決電路的輸入b2，第三延遲環(huán)的差分輸出out3-連接第二表決電路的輸入c2，從而組成基于三模冗余技術(shù)的差分vco結(jié)構(gòu)。

對(duì)于直接采用三模冗余技術(shù)實(shí)現(xiàn)的vco結(jié)構(gòu)來(lái)說(shuō)，三個(gè)差分vco環(huán)路的公共端僅為控制電壓vcont，只能確保三個(gè)差分vco環(huán)路的振蕩頻率相同，而無(wú)法控制環(huán)路相位，因此三個(gè)環(huán)路產(chǎn)生的時(shí)鐘相位是隨機(jī)的，導(dǎo)致表決電路無(wú)法輸出正確的時(shí)鐘。對(duì)于將表決電路引入延遲環(huán)中三模冗余技術(shù)，表決器有別于延遲單元的結(jié)構(gòu)，增加環(huán)形振蕩器的延時(shí)，導(dǎo)致vco的振蕩頻率受限。因此，如何提高抗set能力的高速vco設(shè)計(jì)是最具難度和挑戰(zhàn)性的問(wèn)題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提出一種適抗set能力強(qiáng)且提高vco振蕩頻率的高速環(huán)形振蕩器。

本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的：

一種適合于三模冗余抗set加固技術(shù)的高速環(huán)形振蕩器，包括第一延遲環(huán)、第二延遲環(huán)和第三延遲環(huán)構(gòu)成的三個(gè)環(huán)路，三個(gè)環(huán)路通過(guò)耦合電容c1、c2和c3來(lái)實(shí)現(xiàn)相位同步；三個(gè)環(huán)路的輸入相同，三個(gè)環(huán)路中每一延遲環(huán)的控制電壓端vcont均與控制電壓相連；還包括第一表決電路；

其中，第一延遲環(huán)中的延遲單元1輸出端co11分別連接相位耦合電容c1的一端及第一延遲環(huán)中的延遲單元2的輸入端；第一延遲環(huán)中的延遲單元2的輸出端co12連接第一延遲環(huán)中的延遲單元3的輸入端；第一延遲環(huán)中的延遲單元3的輸出端co13分別連接相位耦合電容c3的一端及第一延遲環(huán)中的延遲單元1的輸入端，第一延遲環(huán)中的延遲單元3的輸出端co13還連接第一表決電路的輸入端a；

第二延遲環(huán)中的延遲單元1的輸出端co21連接相位耦合電容c1的另一端及第二延遲環(huán)中的延遲單元2的輸入端，第二延遲環(huán)中的延遲單元2的輸出端co22分別連接相位耦合電容c2的一端及第二延遲環(huán)中的延遲單元3的輸入端，第二延遲環(huán)中的延遲單元3的輸出端co23連接第二延遲環(huán)中的延遲單元1輸入端及第一表決電路的輸入端b；

第三延遲環(huán)中的延遲單元1輸出端co31連接第三延遲環(huán)中的延遲單元2的輸入端，第三延遲環(huán)中的延遲單元2的輸出端co32分別連接相位耦合電容c2的另一端及第三延遲環(huán)中的延遲單元3的輸入端；第三延遲環(huán)中的延遲單元3的輸出端co33連接相位耦合電容c3的另一端，及第三延遲環(huán)中的延遲單元1輸入端，第三延遲環(huán)中的延遲單元3的輸出端co33還連接第一表決電路的輸入端c；

第一表決電路的輸出端o連接vco的輸出。

本發(fā)明提出的一種適合于三模冗余抗set加固技術(shù)的高速環(huán)形振蕩器，采用電容耦合相位同步技術(shù)，第一延遲環(huán)和第二延遲環(huán)通過(guò)耦合電容c1實(shí)現(xiàn)相位同步，第二延遲環(huán)和第三延遲環(huán)通過(guò)耦合電容c2實(shí)現(xiàn)相位同步，第三延遲環(huán)和第一延遲環(huán)通過(guò)耦合電容c3實(shí)現(xiàn)相位同步，從而實(shí)現(xiàn)三個(gè)環(huán)路的相位同步，三個(gè)環(huán)路的輸出連接表決電路的輸入端，通過(guò)二選一的方式表決正確的vco輸出信號(hào)。

采用本發(fā)明可以達(dá)到以下技術(shù)效果：

1.采用耦合電容有效地同步了三個(gè)vco環(huán)路的相位，從而減少了因表決電路引入的環(huán)路延時(shí)，提高抗輻射vco的振蕩頻率。

2.實(shí)現(xiàn)了三模冗余vco結(jié)構(gòu)，有效降低了vco對(duì)set的敏感程度。當(dāng)某個(gè)vco環(huán)路受到單粒子轟擊時(shí)，該vco延遲單元的輸出信號(hào)將產(chǎn)生相位偏差，而其他兩個(gè)vco環(huán)路的延遲單元的輸出信號(hào)正常且相位一致，表決電路通過(guò)選擇三個(gè)vco環(huán)路中兩個(gè)相同的延遲單元的輸出信號(hào)而獲得正確的時(shí)鐘信號(hào)，從而達(dá)到屏蔽錯(cuò)誤時(shí)鐘信號(hào)的目標(biāo)，使得vco對(duì)set的敏感程度大大降低。

附圖說(shuō)明

為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為現(xiàn)有技術(shù)中直接采用三模冗余技術(shù)實(shí)現(xiàn)的vco電路。

圖2為現(xiàn)有技術(shù)中在延遲環(huán)中引入表決電路用三模冗余技術(shù)實(shí)現(xiàn)的vco電路。

圖3為本發(fā)明一種適合于三模冗余抗set加固技術(shù)的高速環(huán)形振蕩器的電路。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

請(qǐng)參見(jiàn)圖3，一種適合于三模冗余抗set加固技術(shù)的高速環(huán)形振蕩器，包括第一延遲環(huán)、第二延遲環(huán)和第三延遲環(huán)構(gòu)成的三個(gè)環(huán)路，三個(gè)環(huán)路通過(guò)耦合電容c1、c2和c3來(lái)實(shí)現(xiàn)相位同步；三個(gè)環(huán)路的輸入相同，三個(gè)環(huán)路中每一延遲環(huán)的控制電壓端vcont均與控制電壓相連；還包括第一表決電路；

其中，第一延遲環(huán)中的延遲單元1輸出端co11分別連接相位耦合電容c1的一端及第一延遲環(huán)中的延遲單元2的輸入端；第一延遲環(huán)中的延遲單元2的輸出端co12連接第一延遲環(huán)中的延遲單元3的輸入端；第一延遲環(huán)中的延遲單元3的輸出端co13分別連接相位耦合電容c3的一端及第一延遲環(huán)中的延遲單元1的輸入端，第一延遲環(huán)中的延遲單元3的輸出端co13還連接第一表決電路的輸入端a；

第二延遲環(huán)中的延遲單元1的輸出端co21連接相位耦合電容c1的另一端及第二延遲環(huán)中的延遲單元2的輸入端，第二延遲環(huán)中的延遲單元2的輸出端co22分別連接相位耦合電容c2的一端及第二延遲環(huán)中的延遲單元3的輸入端，第二延遲環(huán)中的延遲單元3的輸出端co23連接第二延遲環(huán)中的延遲單元1輸入端及第一表決電路的輸入端b；

第三延遲環(huán)中的延遲單元1輸出端co31連接第三延遲環(huán)中的延遲單元2的輸入端，第三延遲環(huán)中的延遲單元2的輸出端co32分別連接相位耦合電容c2的另一端及第三延遲環(huán)中的延遲單元3的輸入端；第三延遲環(huán)中的延遲單元3的輸出端co33連接相位耦合電容c3的另一端，及第三延遲環(huán)中的延遲單元1輸入端，第三延遲環(huán)中的延遲單元3的輸出端co33還連接第一表決電路的輸入端c；

第一表決電路的輸出端o連接vco的輸出。

本發(fā)明提出的一種適合于三模冗余抗set加固技術(shù)的高速環(huán)形振蕩器，是基于電容耦合相位同步模冗余技術(shù)的set加固差分壓控振蕩器，采用電容耦合相位同步技術(shù)，第一延遲環(huán)和第二延遲環(huán)通過(guò)耦合電容c1實(shí)現(xiàn)相位同步，第二延遲環(huán)和第三延遲環(huán)通過(guò)耦合電容c2實(shí)現(xiàn)相位同步，第三延遲環(huán)和第一延遲環(huán)通過(guò)耦合電容c3實(shí)現(xiàn)相位同步，從而實(shí)現(xiàn)三個(gè)環(huán)路的相位同步，三個(gè)環(huán)路的輸出連接表決電路的輸入端，通過(guò)二選一的方式表決正確的vco輸出信號(hào)。

本發(fā)明提出的一種適合于三模冗余抗set加固技術(shù)的高速環(huán)形振蕩器工作方式為當(dāng)vco的三個(gè)環(huán)路均沒(méi)有受到set轟擊時(shí)，在控制電壓的控制下，延遲單元鏈電路通過(guò)相位耦合電容產(chǎn)生相位一致的周期性振蕩輸出信號(hào)輸出給表決電路產(chǎn)生信號(hào)輸出。此時(shí)，三個(gè)vco環(huán)路的延遲電路的差分輸出正常，即輸出信號(hào)的振蕩頻率和相位完全一致，第一表決電路接收到三個(gè)完全同步的時(shí)鐘信號(hào)而產(chǎn)生正確的輸出時(shí)鐘。

當(dāng)某個(gè)環(huán)路受到高能粒子轟擊時(shí)，假設(shè)由第一延遲環(huán)發(fā)生set時(shí)，第一環(huán)路的延遲環(huán)路的輸出信號(hào)的相位產(chǎn)生偏差，而第二環(huán)路和第三環(huán)路的延遲電路的輸出信號(hào)正常，表決電路接收三個(gè)環(huán)路產(chǎn)生的兩個(gè)同步的時(shí)鐘信號(hào)而產(chǎn)生正確的輸出時(shí)鐘。因此，表決電路可以屏蔽受set影響而產(chǎn)生偏差的第一環(huán)路的輸出信號(hào)從而產(chǎn)生正確的輸出時(shí)鐘。

本發(fā)明所述采用電容耦合技術(shù)使各環(huán)之間的相位實(shí)現(xiàn)通步，其適用于各種環(huán)形振蕩器的延遲單元，適用于各種延遲級(jí)數(shù)的環(huán)形振蕩器，不限于三模冗余的多模冗余抗set環(huán)形振蕩器。

以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。