本實(shí)用新型屬于集成電路設(shè)計(jì)領(lǐng)域，尤其涉及一種用于電平轉(zhuǎn)換的電平轉(zhuǎn)換驅(qū)動(dòng)電路。

背景技術(shù)：

隨著集成電路發(fā)展的多樣化，形成了在各種電壓域下工作的集成電路。正確的信號(hào)電平可以保證系統(tǒng)可靠的工作，防止電路由于過(guò)高或過(guò)低的電壓而受損。為了高效地傳輸信號(hào)，輸入/輸出接口成為了低壓轉(zhuǎn)換到高壓的橋梁。低轉(zhuǎn)高電平轉(zhuǎn)換電路被廣泛應(yīng)用于現(xiàn)代多電源域集成電路中，將低電源域邏輯轉(zhuǎn)換到高電源域邏輯。

圖3為傳統(tǒng)的低轉(zhuǎn)高電平轉(zhuǎn)換電路，由依次串接于電源與參考地之間的典型交叉耦合PMOS晶體管對(duì)與典型差分輸入NMOS晶體管對(duì)構(gòu)成。然而，在CMOS工藝中，圖3所示傳統(tǒng)的電平轉(zhuǎn)換電路有以下缺點(diǎn)：1、拉升輸出高電平的PMOS管需要使用高壓器件，而采用高壓器件將增加電路設(shè)計(jì)難度和工藝實(shí)現(xiàn)難度，增大版圖面積，也將產(chǎn)生更高的功耗；2、高壓器件的閾值電壓高于普通器件，如果傳輸較低電平，器件就可能截止，無(wú)法正常輸出。而且，該電路無(wú)法依照后級(jí)電路實(shí)現(xiàn)輸出電平的靈活轉(zhuǎn)換。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型旨在解決以上缺陷，其目的是提供一種用于電平轉(zhuǎn)換的電平轉(zhuǎn)換驅(qū)動(dòng)電路。該電平轉(zhuǎn)換驅(qū)動(dòng)電路能夠?qū)崿F(xiàn)電平提升功能，輸出高電平最大可轉(zhuǎn)換到MOS管的2倍耐壓值，并且該電路還能實(shí)現(xiàn)負(fù)電平轉(zhuǎn)換功能，輸出正負(fù)電平的最大值均可達(dá)到MOS管耐壓值。與其他電路相比，本實(shí)用新型所提供的電平轉(zhuǎn)換驅(qū)動(dòng)電路特點(diǎn)是：無(wú)需額外的高壓器件；可實(shí)現(xiàn)一定范圍的高電平輸出；可實(shí)現(xiàn)正負(fù)電平輸出；高速驅(qū)動(dòng)負(fù)載。

本實(shí)用新型提供了一種電平轉(zhuǎn)換驅(qū)動(dòng)電路，包括：輸入級(jí)反相器，其輸入端作為所述電平轉(zhuǎn)換驅(qū)動(dòng)電路的輸入端，電平鎖存器，其第一輸入端與所述輸入級(jí)反相器的輸入端連接，第二輸入端與所述輸入級(jí)反相器的輸出端連接；第一中間緩沖電路，其第二輸入端與所述電平鎖存器的第二輸出端連接，第二中間緩沖電路，其第二輸入端與所述電平鎖存器的第一輸出端連接，電平轉(zhuǎn)換鎖存器，其第一輸入端與所述第一中間緩沖電路的第三輸出端連接，第二輸入端與所述第二中間緩沖電路的第三輸出端連接，第一輸出端與所述第一中間緩沖電路的第一輸入端連接，第二輸出端與所述第二中間緩沖電路的第一輸入端連接，第一非交疊電平產(chǎn)生電路，其第一輸入端與所述第一中間緩沖電路的第一輸出端連接，第二輸入端與所述第一中間緩沖電路的第二輸出端連接，第二非交疊電平產(chǎn)生電路，其第一輸入端與所述第二中間緩沖電路的第一輸出端連接，第二輸入端與所述第二中間緩沖電路的第二輸出端連接，第一輸出緩沖電路，其第一輸入端與所述第一非交疊電平產(chǎn)生電路的第一輸出端、所述第二非交疊電平產(chǎn)生電路的第二控制端連接，第二輸入端與所述第一非交疊電平產(chǎn)生電路的第二輸出端、所述第二非交疊電平產(chǎn)生電路的第三控制端連接，第一輸出端與第二非交疊電平產(chǎn)生電路的第一控制端連接，第二輸出端與第二非交疊電平產(chǎn)生電路的第四控制端連接，第三輸入端作為所述電平轉(zhuǎn)換驅(qū)動(dòng)電路的第一輸出端，以及第二輸出緩沖電路，其第一輸入端與所述第二非交疊電平產(chǎn)生電路的第一輸出端、所述第一非交疊電平產(chǎn)生電路的第二控制端連接，第二輸入端與所述第二非交疊電平產(chǎn)生電路的第二輸出端、所述第一非交疊電平產(chǎn)生電路的第三控制端連接，第一輸出端與第一非交疊電平產(chǎn)生電路的第一控制端連接，第二輸出端與第一非交疊電平產(chǎn)生電路的第四控制端連接，第三輸入端作為所述電平轉(zhuǎn)換驅(qū)動(dòng)電路的第二輸出端。

進(jìn)一步，根據(jù)如上所述的電平轉(zhuǎn)換驅(qū)動(dòng)電路，所述輸入級(jí)反相器包括NMOS管和PMOS管，所述NMOS管的源極接地，漏極與所述PMOS管的漏極連接，柵極與所述PMOS管的柵極連接并作為所述輸入級(jí)反相器的輸入端，所述PMOS管的源極接入電平電壓VDDLOW，所述NMOS管的漏極作為所述輸入級(jí)反相器的輸出端，所述電平鎖存器包括第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管，第一NMOS管的源極接地，漏極與第三PMOS管的漏極連接，柵極與第三PMOS管的柵極連接并作為所述電平鎖存器的第一輸入端，第二NMOS管的源極接地，漏極與第四PMOS管的漏極連接，柵極與第四PMOS管的柵極連接并作為所述電平鎖存器的第二輸入端，第一PMOS管的漏極與第三PMOS管的源極連接，柵極與第四PMOS管的漏極連接，源極接入電平電壓VDDLOW，第二PMOS管的漏極與第四PMOS管的源極連接，柵極與第三PMOS管的漏極連接，源極接入電平電壓VDDLOW，第三PMOS管的漏極作為所述電平鎖存器的第一輸出端，第四PMOS管的漏極作為所述電平鎖存器的第二輸出端。

進(jìn)一步，根據(jù)如上所述的電平轉(zhuǎn)換驅(qū)動(dòng)電路，所述第一中間緩沖電路、所述第二中間緩沖電路、所述第一輸出緩沖電路、所述第二輸出緩沖電路中的每一個(gè)均包括第一反相器、第二反相器和第三反相器，對(duì)于所述第一中間緩沖電路、所述第二中間緩沖電路、所述第一輸出緩沖電路、所述第二輸出緩沖電路中的某一個(gè)緩沖電路而言，所述第一反相器的輸入端作為所述某一個(gè)緩沖電路的第一輸入端，輸出端作為所述某一個(gè)緩沖電路的第一輸出端，所述第二反相器的輸入端所述某一個(gè)緩沖電路的第二輸入端，輸出端作為所述某一個(gè)緩沖電路的第二輸出端，所述第一反相器的電源端和地端分別接電平電壓VDDH和HALFVH，所述第二反相器的電源端和地端分別接電平電壓HALFVH和地，所述第三反相器的電源端和地端分別連接所述第一反相器的輸出端和所述第二反相器的輸出端，輸入端接電平電壓HALFVH，輸出端作為所述某一個(gè)緩沖電路的第三輸出端。

進(jìn)一步，根據(jù)如上所述的電平轉(zhuǎn)換驅(qū)動(dòng)電路，所述電平轉(zhuǎn)換鎖存器包括第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管，其中所述第一PMOS管的柵極與第二PMOS管的漏極連接并作為所述電平轉(zhuǎn)換鎖存器的第一輸入端，所述第四PMOS管的柵極與第三PMOS管的漏極連接并作為所述電平轉(zhuǎn)換鎖存器的第二輸入端，所述第一PMOS管的源極與所述第二PMOS管的源極連接并作為所述電平轉(zhuǎn)換鎖存器的第二輸出端，所述第三PMOS管的源極與所述第四PMOS管的源極連接并作為所述電平轉(zhuǎn)換鎖存器的第一輸出端，所述第一PMOS管的漏極、所述第二PMOS管的柵極、所述第三PMOS管的柵極、所述第四PMOS管的漏極分別接入電平電壓HALFVH。

進(jìn)一步，根據(jù)如上所述的電平轉(zhuǎn)換驅(qū)動(dòng)電路，所述第一非交疊電平產(chǎn)生電路與所述第二非交疊電平產(chǎn)生電路中的每一個(gè)均包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第一反相器和第二反相器，對(duì)于所述第一非交疊電平產(chǎn)生電路、所述第二非交疊電平產(chǎn)生電路中的某一個(gè)非交疊電平產(chǎn)生電路而言，所述第一PMOS管的源極與所述第一NMOS管的漏極連接，所述第一PMOS管的漏極與所述第一NMOS管的源極連接，所述第一PMOS管的漏極與所述第三NMOS管的漏極和所述第一反相器的輸入端連接，所述第二PMOS管的源極與所述第二NMOS管的漏極連接，所述第二PMOS管的漏極與所述第二NMOS管的源極連接，所述第二PMOS管的源極與所述第三PMOS管的漏極和所述第二反相器的輸入端連接，所述第四NMOS管的源極和漏極連接并作為所述某一個(gè)非交疊電平產(chǎn)生電路的第二輸入端，所述第四NMOS管的柵極與所述第一PMOS管的源極連接并作為所述某一個(gè)非交疊電平產(chǎn)生電路的第一輸入端，所述第四NMOS管的漏極與所述第二PMOS管的漏極連接，所述第一反相器的輸出端作為所述某一個(gè)非交疊電平產(chǎn)生電路的第一輸出端，所述第二反相器的輸出端作為所述某一個(gè)非交疊電平產(chǎn)生電路的第二輸出端，所述第一PMOS管、所述第三NMOS管的柵極連接并作為所述某一個(gè)非交疊電平產(chǎn)生電路的第一控制端，所述第一NMOS管的柵極作為所述某一個(gè)非交疊電平產(chǎn)生電路的第二控制端，所述第二PMOS管的柵極作為所述某一個(gè)非交疊電平產(chǎn)生電路的第三控制端，所述第二NMOS管、所述第三PMOS管的柵極連接并作為所述某一個(gè)非交疊電平產(chǎn)生電路的第四控制端，所述第三NMOS管、所述第三PMOS管的源極輸入電平電壓HALFVH，所述第一反相器的電源端和地端分別接電平電壓VDDH和HALFVH，所述第二反相器的電源端和地端分別接電平電壓HALFVH和地。

進(jìn)一步，根據(jù)如上所述的電平轉(zhuǎn)換驅(qū)動(dòng)電路，所述第一中間緩沖電路、所述第二中間緩沖電路、所述第一輸出緩沖電路、所述第二輸出緩沖電路中的每一個(gè)均包括第一反相器、第二反相器和第三反相器，對(duì)于所述第一中間緩沖電路、所述第二中間緩沖電路、所述第一輸出緩沖電路、所述第二輸出緩沖電路中的某一個(gè)緩沖電路而言，所述第一反相器的輸入端作為所述某一個(gè)緩沖電路的第一輸入端，輸出端作為所述某一個(gè)緩沖電路的第一輸出端，所述第二反相器的輸入端所述某一個(gè)緩沖電路的第二輸入端，輸出端作為所述某一個(gè)緩沖電路的第二輸出端，所述第一反相器的電源端和地端分別接電平電壓VDD和地，所述第二反相器的電源端和地端分別接地和電平電壓﹣VDD，所述第三反相器的電源端和地端分別連接所述第一反相器的輸出端和所述第二反相器的輸出端，輸入端接地，輸出端作為所述某一個(gè)緩沖電路的第三輸出端。

進(jìn)一步，根據(jù)如上所述的電平轉(zhuǎn)換驅(qū)動(dòng)電路，所述電平轉(zhuǎn)換鎖存器包括第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，其中所述第一NMOS管的柵極與第二NMOS管的漏極連接并作為所述電平轉(zhuǎn)換鎖存器的第一輸入端，所述第三NMOS管的漏極與第四NMOS管的柵極連接并作為所述電平轉(zhuǎn)換鎖存器的第二輸入端，所述第一NMOS管的源極與所述第二NMOS管的源極連接并作為所述電平轉(zhuǎn)換鎖存器的第二輸出端，所述第三NMOS管的源極與所述第四NMOS管的源極連接并作為所述電平轉(zhuǎn)換鎖存器的第一輸出端，所述第一NMOS管的漏極、所述第二NMOS管的柵極、所述第三NMOS管的柵極、所述第四NMOS管的漏極分別接地。

進(jìn)一步，根據(jù)如上所述的電平轉(zhuǎn)換驅(qū)動(dòng)電路，所述第一非交疊電平產(chǎn)生電路與所述第二非交疊電平產(chǎn)生電路中的每一個(gè)均包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第一反相器和第二反相器，對(duì)于所述第一非交疊電平產(chǎn)生電路、所述第二非交疊電平產(chǎn)生電路中的某一個(gè)非交疊電平產(chǎn)生電路而言，所述第一PMOS管的源極與所述第一NMOS管的漏極連接，所述第一PMOS管的漏極與所述第一NMOS管的源極連接，所述第一PMOS管的漏極與所述第三NMOS管的漏極和所述第一反相器的輸入端連接，所述第二PMOS管的源極與所述第二NMOS管的漏極連接，所述第二PMOS管的漏極與所述第二NMOS管的源極連接，所述第二PMOS管的源極與所述第三PMOS管的漏極和所述第二反相器的輸入端連接，所述第四NMOS管的源極和漏極連接并作為所述某一個(gè)非交疊電平產(chǎn)生電路的第二輸入端，所述第四NMOS管的柵極與所述第一PMOS管的源極連接并作為所述某一個(gè)非交疊電平產(chǎn)生電路的第一輸入端，所述第四NMOS管的漏極與所述第二PMOS管的漏極連接，所述第一反相器的輸出端作為所述某一個(gè)非交疊電平產(chǎn)生電路的第一輸出端，所述第二反相器的輸出端作為所述某一個(gè)非交疊電平產(chǎn)生電路的第二輸出端，所述第一PMOS管、所述第三NMOS管的柵極連接并作為所述某一個(gè)非交疊電平產(chǎn)生電路的第一控制端，所述第一NMOS管的柵極作為所述某一個(gè)非交疊電平產(chǎn)生電路的第二控制端，所述第二PMOS管的柵極作為所述某一個(gè)非交疊電平產(chǎn)生電路的第三控制端，所述第二NMOS管、所述第三PMOS管的柵極連接并作為所述某一個(gè)非交疊電平產(chǎn)生電路的第四控制端，所述第三NMOS管、所述第三PMOS管的源極接地，所述第一反相器的電源端和地端分別接電平電壓VDD和地，所述第二反相器的電源端和地端分別接地和電平電壓﹣VDD。

如上所述，采用根據(jù)本實(shí)用新型的電平轉(zhuǎn)換電路，可實(shí)現(xiàn)電平提升功能，在無(wú)需采用高壓器件而僅采用普通器件的情況下，輸出高電平最大可轉(zhuǎn)換到MOS管的2倍耐壓值，并且該電路也可實(shí)現(xiàn)負(fù)電平轉(zhuǎn)換功能，輸出正負(fù)電平的最大值均可達(dá)到MOS管的耐壓值。即，本實(shí)用新型所提供的電平轉(zhuǎn)換電路無(wú)需額外的高壓器件而僅采用低耐壓的器件即可將電壓轉(zhuǎn)換到至多2倍耐壓電壓域，能夠克服傳統(tǒng)電路的缺陷，并且還能克服了傳統(tǒng)電路單一升壓的缺點(diǎn)，使得輸出端實(shí)現(xiàn)一定范圍的電平轉(zhuǎn)換，提高了輸出電平的靈活性。

附圖說(shuō)明

圖1顯示本實(shí)用新型實(shí)施例所提供的具備電平提升功能的電平轉(zhuǎn)換驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；

圖2顯示本實(shí)用新型實(shí)施例所提供的具備負(fù)電平轉(zhuǎn)換功能的電平轉(zhuǎn)換驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；

圖3為輸入級(jí)反相器Inv和電平鎖存器Latch的電路結(jié)構(gòu)示意圖；

圖4為電平提升鎖存器Latch_MP的電路結(jié)構(gòu)示意圖；

圖5為負(fù)電平轉(zhuǎn)換鎖存器Latch_MN的電路結(jié)構(gòu)示意圖；

圖6為在圖1所示的電平轉(zhuǎn)換驅(qū)動(dòng)電路中使用的第一輸出緩沖電路Buffer4的電路結(jié)構(gòu)示意圖；

圖7為緩沖電路Buffer中的反相器Inv的電路結(jié)構(gòu)示意圖；

圖8為在圖1所示的電平轉(zhuǎn)換驅(qū)動(dòng)電路中使用的第一非交疊電平產(chǎn)生電路Non-overlap1的電路結(jié)構(gòu)示意圖。

具體實(shí)施方式

以下參照附圖來(lái)詳細(xì)描述本實(shí)用新型實(shí)施例的電平轉(zhuǎn)換驅(qū)動(dòng)電路的架構(gòu)。

圖1顯示本實(shí)用新型實(shí)施例所提供的具備電平提升功能的電平轉(zhuǎn)換驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；圖2顯示本實(shí)用新型實(shí)施例所提供的具備負(fù)電平轉(zhuǎn)換功能的電平轉(zhuǎn)換驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖。

參見(jiàn)圖1，本實(shí)用新型實(shí)施例所提供的具備電平提升功能的電平轉(zhuǎn)換驅(qū)動(dòng)電路包括輸入級(jí)反相器Inv、電平鎖存器Latch、作為電平轉(zhuǎn)換鎖存器的電平提升鎖存器Latch_MP、第一中間緩沖電路Buffer3、第二中間緩沖電路Buffer2、第一輸出緩沖電路Buffer4、第二輸出緩沖電路Buffer1、第一非交疊電平產(chǎn)生電路Non-overlap1、第二非交疊電平產(chǎn)生電路Non-overlap2。

參見(jiàn)圖2，本實(shí)用新型實(shí)施例所提供的具備負(fù)電平轉(zhuǎn)換功能的電平轉(zhuǎn)換驅(qū)動(dòng)電路包括輸入級(jí)反相器Inv、電平鎖存器Latch、作為電平轉(zhuǎn)換鎖存器的負(fù)電平轉(zhuǎn)換鎖存器Latch_MN、第一中間緩沖電路Buffer3、第二中間緩沖電路Buffer2、第一輸出緩沖電路Buffer4、第二輸出緩沖電路Buffer1、第一非交疊電平產(chǎn)生電路Non-overlap1、第二非交疊電平產(chǎn)生電路Non-overlap2。

參見(jiàn)圖1和圖2，輸入級(jí)反相器Inv的輸入端作為電平轉(zhuǎn)換驅(qū)動(dòng)電路的輸入端，輸入端輸入信號(hào)INPUT，輸出端輸出信號(hào)inb。電平鎖存器Latch的第一輸入端與輸入級(jí)反相器Inv的輸入端連接，第二輸入端與輸入級(jí)反相器Inv的輸出端連接，第一輸出端輸出信號(hào)VINB，第二輸出端輸出信號(hào)VIN。

第一中間緩沖電路Buffer3的第一輸出端用于輸出信號(hào)vdd_a1，第二輸出端用于輸出信號(hào)gnd_a1，第三輸出端用于輸出信號(hào)out1。對(duì)于圖1中的第一中間緩沖電路Buffer3，第二輸入端與電平鎖存器Latch的第二輸出端連接，用于輸入信號(hào)VIN，第一輸入端用于輸入信號(hào)va；對(duì)于圖2中的第一中間緩沖電路Buffer3，第一輸入端與電平鎖存器Latch的第二輸出端連接，用于輸入信號(hào)VIN，第二輸入端用于輸入信號(hào)va。

第二中間緩沖電路Buffer2的第一輸出端用于輸出信號(hào)vdd_b1，第二輸出端用于輸出信號(hào)gnd_b1，第三輸出端用于輸出信號(hào)outx1。對(duì)于圖1中的第二中間緩沖電路Buffer2，第二輸入端與電平鎖存器Latch的第一輸出端連接，用于輸入信號(hào)VINB，第一輸入端用于輸入信號(hào)vb；對(duì)于圖2中的第二中間緩沖電路Buffer2，第一輸入端與電平鎖存器Latch的第一輸出端連接，用于輸入信號(hào)VINB，第二輸入端用于輸入信號(hào)vb。

電平轉(zhuǎn)換鎖存器(電平提升鎖存器Latch_MP、負(fù)電平轉(zhuǎn)換鎖存器Latch_MN)的第一輸入端與第一中間緩沖電路Buffer3的第三輸出端連接，第二輸入端與第二中間緩沖電路Buffer2的第三輸出端連接。電平提升鎖存器Latch_MP的第一輸出端與第一中間緩沖電路Buffer3的第一輸入端連接，第二輸出端與第二中間緩沖電路的Buffer2第一輸入端連接。負(fù)電平轉(zhuǎn)換鎖存器Latch_MN的第一輸出端與第一中間緩沖電路Buffer3的第二輸入端連接，第二輸出端與第二中間緩沖電路的Buffer2第二輸入端連接。

第一非交疊電平產(chǎn)生電路Non-overlap1的第一輸入端與第一中間緩沖電路Buffer3的第一輸出端連接，第二輸入端與第一中間緩沖電路Buffer3的第二輸出端連接，第一控制端用于接入第一控制信號(hào)vdd_b、第二控制端用于接入第二控制信號(hào)d、第三控制端用于接入第三控制信號(hào)c、第四控制端用于接入第四控制信號(hào)gnd_b，第一輸出端用于輸出信號(hào)a，第二輸出端用于輸出信號(hào)b。

第二非交疊電平產(chǎn)生電路Non-overlap2的第一輸入端與第二中間緩沖電路Buffer2的第一輸出端連接，第二輸入端與第二中間緩沖電路Buffer2的第二輸出端連接，第一控制端用于接入第一控制信號(hào)vdd_a、第二控制端用于接入第二控制信號(hào)a、第三控制端用于接入第三控制信號(hào)b、第四控制端用于接入第四控制信號(hào)gnd_a，第一輸出端用于輸出信號(hào)d,第二輸出端用于輸出信號(hào)c。

第一輸出緩沖電路Buffer4的第一輸入端與第一非交疊電平產(chǎn)生電路Non-overlap1的第一輸出端、第二非交疊電平產(chǎn)生電路Non-overlap2的第二控制端連接，第二輸入端與第一非交疊電平產(chǎn)生電路Non-overlap1的第二輸出端、第二非交疊電平產(chǎn)生電路Non-overlap2的第三控制端連接，第一輸出端輸出信號(hào)vdd_a并與第二非交疊電平產(chǎn)生電路Non-overlap2的第一控制端連接，第二輸出端輸出信號(hào)gnd_a并與第二非交疊電平產(chǎn)生電路Non-overlap2的第四控制端連接，第三輸出端輸出信號(hào)OUT，第一輸出緩沖電路Buffer4的第三輸入端作為電平轉(zhuǎn)換驅(qū)動(dòng)電路的第一輸出端。

第二輸出緩沖電路Buffer1的第一輸入端與第二非交疊電平產(chǎn)生電路Non-overlap2的第一輸出端、第一非交疊電平產(chǎn)生電路Non-overlap1的第二控制端連接，第二輸入端與第二非交疊電平產(chǎn)生電路Non-overlap2的第二輸出端、第一非交疊電平產(chǎn)生電路Non-overlap1的第三控制端連接，第一輸出端輸出信號(hào)vdd_b并與第一非交疊電平產(chǎn)生電路Non-overlap1的第一控制端連接，第二輸出端輸出信號(hào)gnd_b并與第一非交疊電平產(chǎn)生電路Non-overlap1的第四控制端連接，第三輸出端輸出信號(hào)OUTX，第一輸出緩沖電路Buffer1的第三輸入端作為電平轉(zhuǎn)換驅(qū)動(dòng)電路的第二輸出端。

以下結(jié)合圖3至8來(lái)詳細(xì)描述圖1和2中所涉及的各個(gè)電路子模塊的電路結(jié)構(gòu)。

圖3為輸入級(jí)反相器Inv和電平鎖存器Latch的電路結(jié)構(gòu)示意圖。其中，NMOS管MN3和PMOS管MP5構(gòu)成輸入級(jí)反相器Inv，輸入端的輸入信號(hào)INPUT經(jīng)過(guò)反相器Inv后，輸出信號(hào)inb。如圖3所示，MN3的源極接地(GND)，漏極與MP5的漏極連接，柵極與MP5的柵極連接并作為輸入級(jí)反相器器Inv的輸入端，MN3的漏極作為輸入級(jí)反相器Inv的輸出端，用于輸出信號(hào)inb，MP5的源極接入電平電壓VDDLOW。實(shí)施例中，例如MOS管的耐壓值為2.5V，則輸入端電平電壓VDDLOW為2.5V，輸入信號(hào)INPUT的輸入電平為0/2.5V。電平鎖存器Latch由差分?jǐn)?shù)字鎖存器Latch構(gòu)成，用于產(chǎn)生VIN和VINB，高低電平為GND/VDDLOW，保證切換過(guò)程中上升沿與下降沿時(shí)間相等。電平鎖存器Latch包括第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4。MN1的源極接地(GND)，漏極與MP3的漏極連接，柵極與MP3的柵極連接并作為電平鎖存器Latch的第一輸入端與輸入級(jí)反相器Inv的輸入端連接。MN2的源極接地，漏極與MP4的漏極連接，柵極與MP4的柵極連接并作為電平鎖存器Latch的第二輸入端與輸入級(jí)反相器Inv的輸出端連接。MP1的漏極與MP3的源極連接，柵極與MP4的漏極連接，源極接入電平電壓VDDLOW。MP2的漏極與MP4的源極連接，柵極與MP3的漏極連接，源極接入電平電壓VDDLOW。MP3的漏極作為電平鎖存器Latch的第一輸出端，用于輸出信號(hào)VINB，MP4的漏極作為電平鎖存器Latch的第二輸出端，用于輸出信號(hào)VIN。

對(duì)于圖3所示的電平鎖存器Latch而言，當(dāng)正輸入端INPUT為低電壓域高電平，負(fù)輸入端inb為低電壓域低電平時(shí)，NMOS晶體管MN1開(kāi)啟，MN2關(guān)閉，使VINB點(diǎn)為低電平。PMOS晶體管MP2和MP4開(kāi)啟，使正輸出端VIN點(diǎn)為高電平。當(dāng)正輸入端INPUT從高電平變?yōu)榈碗娖?，?fù)輸入端inb從低電平變?yōu)楦唠娖綍r(shí)，MN1關(guān)閉，MN2開(kāi)啟，同時(shí)由于MP4的柵極電壓(即負(fù)輸入端inb)從低電平變?yōu)楦唠娖剑琈P4的驅(qū)動(dòng)能力被減弱了，拉低VIN點(diǎn)，然后MP1開(kāi)啟。MP3的驅(qū)動(dòng)能力也變強(qiáng)，使VINB點(diǎn)的電位升高，關(guān)掉MP2，使VIN點(diǎn)電位進(jìn)一步降低，最終使VINB點(diǎn)的電位變?yōu)楦唠娖?，VIN點(diǎn)的電位變?yōu)榈碗娖健?/p>

圖4為電平提升鎖存器Latch_MP的電路結(jié)構(gòu)示意圖。該電平提升鎖存器Latch_MP由PMOS組成，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4。MP1的柵極與MP2的漏極連接并作為電平轉(zhuǎn)換鎖存器Latch_MP的第一輸入端，用于輸入信號(hào)out1。MP4的柵極與MP3的漏極連接并作為電平轉(zhuǎn)換鎖存器Latch_MP的第二輸入端，用于輸入信號(hào)outx1。MP1的源極與MP2的源極連接并作為電平轉(zhuǎn)換鎖存器Latch_MP的第二輸出端，用于輸入信號(hào)vb。MP3的源極與MP4的源極連接并作為所述電平轉(zhuǎn)換鎖存器Latch_MP的第一輸出端，用于輸入信號(hào)va。MP1的漏極、MP2的柵極、MP3的柵極、MP4的漏極分別接入電平電壓HALFVH。圖4所示的電平提升鎖存器Latch_MP用于產(chǎn)生HALFVH/VDDH的高低電平。例如，VDDH為5V，鎖存器產(chǎn)生的高低電平為2.5/5V。

圖5為負(fù)電平轉(zhuǎn)換鎖存器Latch_MN的電路結(jié)構(gòu)示意圖。該負(fù)電平轉(zhuǎn)換鎖存器Latch_MN由NMOS組成，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4。MN1的柵極與MN2的漏極連接并作為電平轉(zhuǎn)換鎖存器Latch_MN的第一輸入端，用于輸入信號(hào)out1。MN3的漏極與MN4的柵極連接并作為電平轉(zhuǎn)換鎖存器Latch_MN的第二輸入端，用于輸入信號(hào)outx1。MN1的源極與MN2的源極連接并作為電平轉(zhuǎn)換鎖存器Latch_MN的第二輸出端，用于輸出信號(hào)vb。MN3的源極與MN4的源極連接并作為電平轉(zhuǎn)換鎖存器Latch_MN的第一輸出端，用于輸出信號(hào)va。所述MN1的漏極、MN2的柵極、MN3的柵極、MN4的漏極分別接地(GND)。圖5所示的負(fù)電平轉(zhuǎn)換鎖存器Latch_MN用于產(chǎn)生GND/﹣VDD的高低電平。例如，VDD為2.5V，鎖存器產(chǎn)生的高低電平為0/﹣2.5V。

對(duì)于圖1中的第一中間緩沖電路Buffer3、第二中間緩沖電路Buffer2、第一輸出緩沖電路Buffer4、第二輸出緩沖電路Buffer1，電路結(jié)構(gòu)類似。圖6為在圖1所示的電平轉(zhuǎn)換驅(qū)動(dòng)電路中使用的第一輸出緩沖電路Buffer4的電路結(jié)構(gòu)示意圖，其中pin標(biāo)注參照Buffer4。圖1中，第一中間緩沖電路Buffer3、第二中間緩沖電路Buffer2作為中間緩沖級(jí)Buffer，第一輸出緩沖電路Buffer4、第二輸出緩沖電路Buffer1作為輸出驅(qū)動(dòng)級(jí)Buffer。

如圖6所示，每一個(gè)緩沖電路Buffer均包括第一反相器Inv1、第二反相器Inv2和第三反相器Inv3。其中，Inv1和Inv2為預(yù)驅(qū)動(dòng)級(jí)，Inv3為末級(jí)驅(qū)動(dòng)級(jí)。對(duì)于某一個(gè)緩沖電路Buffer而言，第一反相器Inv1的輸入端作為該某一個(gè)緩沖電路的第一輸入端，輸出端作為該某一個(gè)緩沖電路的第一輸出端。第二反相器Inv2的輸入端作為該某一個(gè)緩沖電路的第二輸入端，輸出端作為該某一個(gè)緩沖電路的第二輸出端。第一反相器Inv1的電源端和地端分別接電平電壓VDDH和HALFVH，第二反相器Inv2的電源端和地端分別接電平電壓HALFVH和地(GND)，第三反相器Inv3的電源端和地端分別連接第一反相器Inv1的輸出端和第二反相器Inv2的輸出端，輸入端接電平電壓HALFVH，輸出端作為該某一個(gè)緩沖電路的第三輸出端。因此，對(duì)于第一中間緩沖電路Buffer3，第一反相器Inv1的輸入端輸入信號(hào)va，輸出端輸出信號(hào)vdd_a1，第二反相器Inv2的輸入端輸入信號(hào)VIN，輸出端輸出信號(hào)gnd_a1，第三反相器Inv3的輸出端輸出信號(hào)out1；對(duì)于第二中間緩沖電路Buffer2，第一反相器Inv1的輸入端輸入信號(hào)vb，輸出端輸出信號(hào)vdd_b1，第二反相器Inv2的輸入端輸入信號(hào)VINB，輸出端輸出信號(hào)gnd_b1，第三反相器Inv3的輸出端輸出信號(hào)outx1；對(duì)于第一輸出緩沖電路Buffer4，第一反相器Inv1的輸入端輸入信號(hào)a，輸出端輸出信號(hào)vdd_a，第二反相器Inv2的輸入端輸入信號(hào)b，輸出端輸出信號(hào)gnd_a，第三反相器Inv3的輸出端輸出信號(hào)OUT；對(duì)于第二輸出緩沖電路Buffer1，第一反相器Inv1的輸入端輸入信號(hào)d，輸出端輸出信號(hào)vdd_b，第二反相器Inv2的輸入端輸入信號(hào)c，輸出端輸出信號(hào)gnd_b，第三反相器Inv3的輸出端輸出信號(hào)OUTX。在圖1所示的電路中，第一輸出緩沖電路Buffer4、第二輸出緩沖電路Buffer1的輸出端OUT/OUTX產(chǎn)生GND/VDDH電平。另外，若為了提高驅(qū)動(dòng)能力，輸出緩沖電路可采用大尺寸MOS管。若為了節(jié)省面積，同時(shí)降低延遲時(shí)間，提高切換速度，輸出緩沖電路可采用小尺寸MOS管。

此外，對(duì)于圖2中的第一中間緩沖電路Buffer3、第二中間緩沖電路Buffer2、第一輸出緩沖電路Buffer4、第二輸出緩沖電路Buffer1，與圖1中相應(yīng)的電路結(jié)構(gòu)類似，區(qū)別在于每一個(gè)緩沖電路Buffer中第一反相器Inv1的電源端和地端分別接電平電壓VDD和地(GND)，第二反相器Inv2的電源端和地端分別接地(GND)和電平電壓﹣VDD，第三反相器Inv3的輸入端接地(GND)，具體結(jié)構(gòu)在此不再詳細(xì)贅述。在圖2所示的電路中，第一輸出緩沖電路Buffer4、第二輸出緩沖電路Buffer1的輸出端OUT/OUTX產(chǎn)生﹣VDD/VDD電平。

圖7為緩沖電路Buffer中的反相器Inv的電路結(jié)構(gòu)示意圖，包括PMOS管MP1和NMOS管MN1。如圖7所示，MP1的漏極與MN1的漏極連接并作為反相器Inv的輸出端(out)，MP1的柵極與MN1的柵極連接并作為反相器Inv的輸入端(in)。MP1的源極作為反相器Inv的電源端，MN1的源極作為反相器Inv的地端。圖7顯示的是反相器Inv的電源端和地端分別接入電平電壓VDD和地(GND)的情形。具體情況下，反相器Inv的電源端和地端接入的電壓的情況視上述情況而定。

對(duì)于圖1中的第一非交疊電平產(chǎn)生電路Non-overlap1、第二非交疊電平產(chǎn)生電路Non-overlap2，電路結(jié)構(gòu)類似。圖8為在圖1所示的電平轉(zhuǎn)換驅(qū)動(dòng)電路中使用的第一非交疊電平產(chǎn)生電路Non-overlap1的電路結(jié)構(gòu)示意圖，其中pin標(biāo)注參照Non-overlap1。

如圖8所示，每一個(gè)非交疊電平產(chǎn)生電路Non-overlap均包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一反相器Inv1和第二反相器Inv2。對(duì)于一個(gè)非交疊電平產(chǎn)生電路Non-overlap而言，MP1的源極與MN1的漏極連接，MP1的漏極與所述MN1的源極連接，MP1的漏極與MN3的漏極和第一反相器Inv1的輸入端連接。MN2的源極與MP2的漏極連接，MP2的漏極與MN2的源極連接，MP2的源極與MP3的漏極和第二反相器Inv2的輸入端連接。MN4的源極和漏極連接并作為該非交疊電平產(chǎn)生電路的第二輸入端，MN4的柵極與MP1的源極連接并作為該非交疊電平產(chǎn)生電路的第一輸入端，MN4的漏極與MP2的漏極連接，第一反相器Inv1的輸出端作為該非交疊電平產(chǎn)生電路的第一輸出端，第二反相器Inv2的輸出端作為該非交疊電平產(chǎn)生電路的第二輸出端，MP1、MN3的柵極連接并作為該非交疊電平產(chǎn)生電路的第一控制端，MN1的柵極作為該非交疊電平產(chǎn)生電路的第二控制端，MP2的柵極作為該非交疊電平產(chǎn)生電路的第三控制端，MN2、MP3的柵極連接并作為該非交疊電平產(chǎn)生電路的第四控制端。MN3、MP3的源極輸入電平電壓HALFVH，第一反相器Inv1的電源端和地端分別接電平電壓VDDH和HALFVH，第二反相器Inv2的電源端和地端分別接電平電壓HALFVH和地(GND)。因此，對(duì)于第一非交疊電平產(chǎn)生電路Non-overlap1，MN4的柵極輸入信號(hào)vdd_a1，源極輸入信號(hào)gnd_a1,MP1、MN3的柵極作為第一控制端接入第一控制信號(hào)vdd_b(vdd_b由第二輸出緩沖電路Buffer1的第一輸出端輸出)，MN1的柵極作為第二控制端接入第二控制信號(hào)d(d是第二輸出緩沖電路Buffer1的第一輸入端的輸入)，MP2的柵極作為第三控制端接入第三控制信號(hào)c(c是第二輸出緩沖電路Buffer1的第二輸入端的輸入)，MN2、MP3的柵極作為第四控制端接入第四控制信號(hào)gnd_b(gnd_b由第二輸出緩沖電路Buffer1的第二輸出端輸出)，第一反相器Inv1的輸出端輸出信號(hào)a，第二反相器Inv2的輸出端輸出信號(hào)b；對(duì)于第二非交疊電平產(chǎn)生電路Non-overlap2，MN4的柵極輸入信號(hào)vdd_b1，源極輸入信號(hào)gnd_b1,MP1、MN3的柵極作為第一控制端接入第一控制信號(hào)Vdd_a(Vdd_a由第一輸出緩沖電路Buffer4的第一輸出端輸出)，MN1的柵極作為第二控制端接入第二控制信號(hào)a(a是第一輸出緩沖電路Buffer4的第一輸入端的輸入)，MP2的柵極作為第三控制端接入第三控制信號(hào)b(b是第一輸出緩沖電路Buffer4的第二輸入端的輸入)，MN2、MP3的柵極作為第四控制端接入第四控制信號(hào)gnd_a(gnd_a由第一輸出緩沖電路Buffer4的第二輸出端輸出)，第一反相器Inv1的輸出端輸出信號(hào)d，第二反相器Inv2的輸出端輸出信號(hào)c。

圖8中，MP1、MN1、MP2、MN2構(gòu)成傳輸門，因此如圖8所示的非交疊電平產(chǎn)生電路Non-overlap包含MOS電容MN4、傳輸門、反相器。并且，如圖8所示的非交疊電平產(chǎn)生電路Non-overlap分成上下兩個(gè)對(duì)稱的支路，上半支路包括MP1、MN1、MN3、反相器Inv1，下半支路包括MP2、MN2、MP3、反相器Inv2。下半支路產(chǎn)生GND/HALFVH電平，上半支路產(chǎn)生HALFVH/VDDH的電平，兩個(gè)支路電平互不交疊。對(duì)于每個(gè)PMOS管和NMOS管，其Vgs/Vgd/Vds均在GND～HALFVH或者HALFVH～VDDH的電源與地之間，不會(huì)超出其耐壓值。

此外，對(duì)于圖2中的第一非交疊電平產(chǎn)生電路Non-overlap1、第二非交疊電平產(chǎn)生電路Non-overlap2，與圖1中相應(yīng)的電路結(jié)構(gòu)類似，區(qū)別在于每一個(gè)非交疊電平產(chǎn)生電路Non-overlap中的反相器Inv1的電源端和地端分別接電平電壓VDD和地(GND)，反相器Inv2的電源端和地端分別接地(GND)和電平電壓﹣VDD，MN3、MP3的源極分別接地(GND)，具體結(jié)構(gòu)在此不再詳細(xì)贅述。在圖2所示的電路中，非交疊電平產(chǎn)生電路Non-overlap的下半支路產(chǎn)生﹣VDD/GND電平，上半支路產(chǎn)生GND/VDD的電平，兩個(gè)支路電平互不交疊。

實(shí)施例中，圖1所示的具備電平提升功能的電平轉(zhuǎn)換驅(qū)動(dòng)電路可轉(zhuǎn)換到的高低電平是HALFVH/VDDH，輸出的高電平即為輸出端電源電壓VDDH，范圍為3.3V～5V。HALFVH為電源電壓VDDH的一半值，范圍為1.65V～2.5V。圖2所示的具備負(fù)電平轉(zhuǎn)換功能的電平轉(zhuǎn)換驅(qū)動(dòng)電路可轉(zhuǎn)換到的高低電平是﹣VDD/VDD，VDD的范圍為1.65V～2.5V。

這里，對(duì)于HALFVH，可由電阻分壓和電容產(chǎn)生。譬如，OUT/OUTX輸出電平0/3.3V，HALFVH為1.65V。此外，在電平轉(zhuǎn)換電路與后級(jí)負(fù)載開(kāi)關(guān)電路之間，接入由電阻和電容組成的低通濾波器，能夠?yàn)V除高頻信號(hào)對(duì)于邏輯電平的干擾。

如上可以看出，本實(shí)用新型所提供的電平轉(zhuǎn)換驅(qū)動(dòng)電路利用鎖存器的鎖存功能，采用非交疊電平產(chǎn)生電路，在輸入發(fā)生翻轉(zhuǎn)時(shí)將鎖存器置位，可實(shí)現(xiàn)電平提升功能，在無(wú)需采用高壓器件而僅采用普通器件的情況下，輸出高電平最大可轉(zhuǎn)換到MOS管的2倍耐壓值，并且該電路也可實(shí)現(xiàn)負(fù)電平轉(zhuǎn)換功能，輸出正負(fù)電平的最大值均可達(dá)到MOS管的耐壓值。也就是說(shuō)，本實(shí)用新型所提供的能夠?qū)崿F(xiàn)上述兩種功能的電路無(wú)需額外的高壓器件而僅采用低耐壓的器件即可將電壓轉(zhuǎn)換到至多2倍耐壓電壓域，能夠克服傳統(tǒng)電路的缺陷，并且還能克服了傳統(tǒng)電路單一升壓的缺點(diǎn)，使得輸出端實(shí)現(xiàn)一定范圍的電平轉(zhuǎn)換，提高了輸出電平的靈活性。

雖然經(jīng)過(guò)對(duì)本實(shí)用新型結(jié)合具體實(shí)施例進(jìn)行描述，對(duì)于本領(lǐng)域的技術(shù)技術(shù)人員而言，根據(jù)上文的敘述后作出的許多替代、修改與變化將是顯而易見(jiàn)。因此，當(dāng)這樣的替代、修改和變化落入附后的權(quán)利要求的精神和范圍之內(nèi)時(shí)，應(yīng)該被包括在本實(shí)用新型中。